KR102479212B1 - 반도체 메모리 장치, 이를 포함하는 메모리 시스템 및 이의 동작 방법 - Google Patents

반도체 메모리 장치, 이를 포함하는 메모리 시스템 및 이의 동작 방법 Download PDF

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Abstract

반도체 메모리 장치는 메모리 셀 어레이, 제어 로직 회로, 내부 연산 회로 및 에러 정정 회로를 포함한다. 상기 메모리 셀 어레이는 워드라인들 및 비트라인들에 연결되는 복수의 메모리 셀들을 포함한다. 상기 제어 로직 회로는 메모리 컨트롤러로부터의 커맨드에 응답하여 내부 연산의 수행 여부를 지시하는 내부 연산 모드 신호를 생성한다. 상기 내부 연산 회로는 상기 내부 연산 모드 신호에 응답하여 상기 메모리 셀 어레이로부터 독출된 비트 벡터에 대하여 선택적으로 내부 연산을 수행하여 연산 결과 데이터를 출력한다. 상기 에러 정정 회로는 상기 연산 결과 데이터에 대하여 에러 정정 코드(error correction code, 이하 'ECC') 인코딩을 수행하여 제2 패리티 데이터를 생성하고, 상기 연산 결과 데이터와 상기 제2 패리티 데이터를 상기 메모리 셀 어레이에 저장한다. 상기 에러 정정 회로는 복수의 ECC들 중에서 상기 비트 벡터의 제1 패리티 데이터를 생성할 때 이용된 제1 ECC와 동일한 ECC를 선택하여 상기 제2 패리티 데이터를 생성한다.

Description

반도체 메모리 장치, 이를 포함하는 메모리 시스템 및 이의 동작 방법{Semiconductor memory device, memory system including the same and method of operating the same}
본 발명은 메모리 분야에 관한 것으로, 보다 상세하게는 반도체 메모리 장치, 이를 포함하는 메모리 시스템 및 이의 동작 방법에 관한 것이다.
반도체 메모리 장치는 플래시 메모리 장치와 같은 불휘발성 메모리 장치와 DRAM과 같은 휘발성 메모리 장치로 구분될 수 있다. DRAM과 같은 휘발성 메모리 장치는 가격이 비교적 저렴하기 때문에 시스템 메모리와 같은 대용량 데이터를 저장하는데 사용되고 있다. 또한 DRAM과 같은 휘발성 반도체 메모리 장치에서는 집적도를 높이기 위하여 공정 스케일을 축소시키고 있다. 공정 스케일의 축소에 따라 비트 에러 비율(bit error rate)을 급격하게 증가하고 수율이 낮아질 것으로 예상된다.
본 발명의 일 목적은 성능을 높일 수 있는 반도체 메모리 장치를 제공하는 것이다.
본 발명의 일 목적은 상기 반도체 메모리 장치를 포함하는 메모리 시스템을 제공하는 것이다.
본 발명의 일 목적은 성능을 높일 수 있는 반도체 메모리 장치의 동작 방법을 제공하는 것이다.
상기 일 목적을 달성하기 위한 본 발명의 일 실시예에 따른 반도체 메모리 장치는 메모리 셀 어레이, 제어 로직 회로, 내부 연산 회로 및 에러 정정 회로를 포함한다. 상기 메모리 셀 어레이는 워드라인들 및 비트라인들에 연결되는 복수의 메모리 셀들을 포함한다. 상기 제어 로직 회로는 메모리 컨트롤러로부터의 커맨드에 응답하여 내부 연산의 수행 여부를 지시하는 내부 연산 모드 신호를 생성한다. 상기 내부 연산 회로는 상기 내부 연산 모드 신호에 응답하여 상기 메모리 셀 어레이로부터 독출된 비트 벡터에 대하여 선택적으로 내부 연산을 수행하여 연산 결과 데이터를 출력한다. 상기 에러 정정 회로는 상기 연산 결과 데이터에 대하여 에러 정정 코드(error correction code, 이하 'ECC') 인코딩을 수행하여 제2 패리티 데이터를 생성하고, 상기 연산 결과 데이터와 상기 제2 패리티 데이터를 상기 메모리 셀 어레이에 저장한다. 상기 에러 정정 회로는 복수의 ECC들 중에서 상기 비트 벡터의 제1 패리티 데이터를 생성할 때 이용된 제1 ECC와 동일한 ECC를 선택하여 상기 제2 패리티 데이터를 생성한다.
상기 일 목적을 달성하기 위한 본 발명의 일 실시예에 따른 메모리 시스템은 적어도 하나의 반도체 메모리 장치 및 메모리 컨트롤러를 포함한다. 상기 메모리 컨트롤러는 상기 적어도 하나의 반도체 메모리 장치를 포함한다. 상기 메모리 컨트롤러는 제1 에러 정정 코드(error correction code, 이하 ECC)를 이용하여 기입 데이터에 대하여 ECC 인코딩을 수행하여 제1 패리티 데이터를 생성하고, 상기 기입 데이터와 상기 제1 패리티 데이터를 상기 적어도 하나의 반도체 메모리 장치에 전송한다. 상기 적어도 하나의 반도체 메모리 장치는 메모리 셀 어레이, 제어 로직 회로, 내부 연산 회로 및 에러 정정 회로를 포함한다. 상기 메모리 셀 어레이는 워드라인들 및 비트라인들에 연결되는 복수의 메모리 셀들을 포함하여 상기 기입 데이터와 상기 제1 패리티 데이터를 저장한다. 상기 제어 로직 회로는 상기 메모리 컨트롤러로부터의 커맨드에 응답하여 내부 연산의 수행 여부를 지시하는 내부 연산 모드 신호를 생성한다. 상기 내부 연산 회로는 상기 내부 연산 모드 신호에 응답하여 상기 메모리 셀 어레이로부터 독출된 상기 기입 데이터와 상기 제1 패리티 데이터를 포함하는 비트 벡터에 대하여 선택적으로 내부 연산을 수행하여 연산 결과 데이터를 출력한다. 상기 에러 정정 회로는 상기 연산 결과 데이터에 대하여 ECC 인코딩을 수행하여 제2 패리티 데이터를 생성하고, 상기 연산 결과 데이터와 상기 제2 패리티 데이터를 상기 메모리 셀 어레이에 저장하는 제1 에러 정정 회로를 포함한다. 상기 제1 에러 정정 회로는 복수의 ECC들 중에서 상기 메모리 컨트롤러가 상기 제1 패리티 데이터를 생성할 때 이용한 제1 ECC와 동일한 ECC를 선택하여 상기 제2 패리티 데이터를 생성한다.
상기 본 발명의 일 목적을 달성하기 위한 드라인들과 비트라인들에 연결된 복수의 메모리 셀들을 구비하는 메모리 셀 어레이 및 상기 메모리 셀 어레이에 대한 액세스를 제어하는 제어 로직 회로를 포함하는 반도체 메모리 장치의 동작 방법에서는 상기 메모리 셀 어레이에 저장된 비트 벡터들에 대한 연산을 수행하기 위한 내부 연산 명령을 상기 제어 로직 회로가 상기 메모리 컨트롤러로부터 수신하고, 상기 반도체 메모리 장치의 내부 연산 장치에서 상기 연산을 수행하여 연산 결과 데이터를 에러 정정 회로에 제공학, 상기 에러 정정 회로에서 상기 연산 결과 데이터를 기초로 패리티 데이터를 생성하고, 상기 에러 정정 회로가 상기 연산 결과 데이터와 상기 패리티 데이터를 상기 메모리 셀 어레이의 타겟 페이지에 저장하고, 상기 연산 결과 데이터와 상기 패리티 데이터를 상기 메모리 컨트롤러에 전송한다.
본 발명의 예시적인 실시예들에 따르면, 반도체 메모리 장치가 인-메모리 프로세싱을 지원함으로써 메모리-메모리 컨트롤러 인터페이스를 통한 전송을 크게 감소시킴으로써 메모리 밴드대역(bandwidth)를 절약할 수 있고, 복수의 ECC들 중 메모리 컨트롤러의 제1 ECC와 동일한 ECC를 사용하여 제2 패리티 데이터를 생성함으로써 반도체 메모리 장치의 효용성을 증가시킬 수 있다.
도 1은 본 발명의 실시예들에 따른 전자 시스템을 나타내는 블록도이다.
도 2는 본 발명의 실시예들에 따른 도 1의 메모리 시스템의 개략적인 구성을 나타내는 블록도이다.
도 3은 본 발명의 실시예들에 따른 도 2의 반도체 메모리 장치의 구성을 나타내는 블록도이다.
도 4a 내지 도 4e는 도 3에 도시된 메모리 셀을 예시적으로 나타내는 회로도들이다.
도 5는 본 발명의 실시예들에 따른 도 3의 반도체 메모리 장치에서 메모리 셀의 예를 나타낸다.
도 6은 비-내부 연산 모드(노멀 모드)에서의 도 3의 반도체 메모리 장치의 일부를 나타낸다.
도 7은 내부 연산 모드에서 도 3의 반도체 메모리 장치의 일부를 나타낸다.
도 8은 본 발명의 실시예들에 따른 도 3의 반도체 메모리 장치에서 제2 에러 정정 회로의 구성을 나타내는 블록도이다.
도 9는 본 발명의 실시예들에 따른 도 9의 에러 정정 회로에서 ECC 엔진을 나타낸다.
도 10은 본 발명의 실시예들에 따른 메모리 시스템을 나타내는 도면이다.
도 11은 고 대역폭 메모리의 구조의 일 예를 나타내는 도면이다.
도 12는 본 발명의 실시예들에 따른 반도체 메모리 장치를 나타내는 구조도이다.
도 13은 본 발명의 실시예들에 따른 반도체 메모리 장치의 동작 방법을 나타내는 흐름도이다.
도 14는 본 발명의 실시예들에 따른 도 13의 동작 방법에서 팝-카운트 연산의 인-메모리 실행을 보다 상세히 나타내는 흐름도이다.
도 15는 본 발명의 실시예들에 따른 반도체 메모리 장치의 동작 방법을 나타내는 흐름도이다.
도 16은 본 발명의 실시예들에 따라 도 3의 반도체 메모리 장치에서 인-메모리 논리 비트 연산이 수행되는 예를 나타낸다.
도 17은 본 발명의 실시예들에 따른 메모리 시스템의 동작 방법을 나타내는 흐름도이다.
도 18은 본 발명의 실시예들에 따른 반도체 메모리 장치를 포함하는 패키지 구조를 나타내는 단면도이다.
도 19는 본 발명의 실시예에 따른 반도체 메모리 장치를 모바일 시스템에 응용한 예를 나타내는 블록도이다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.
도 1은 본 발명의 실시예들에 따른 전자 시스템을 나타내는 블록도이다.
도 1을 참조하면, 전자 시스템(10)은 호스트(15) 및 메모리 시스템(20)을 포함할 수 있다. 메모리 시스템(20)은 메모리 컨트롤러(100) 및 복수의 반도체 메모리 장치들(200a~200n)을 포함할 수 있다.
호스트(15)는 PCI-E(Peripheral Component Interconnect - Express), ATA(Advanced Technology Attachment), SATA(Serial ATA), PATA(Parallel ATA), 또는 SAS(serial attached SCSI)와 같은 인터페이스 프로토콜을 사용하여 메모리 시스템(20)과 통신할 수 있다. 또한 호스트(15)와 메모리 시스템(20)간의 인터페이스 프로토콜들은 상술한 예에 한정되지 않으며, USB(Universal Serial Bus), MMC(Multi-Media Card), ESDI(Enhanced Small Disk Interface), 또는 IDE(Integrated Drive Electronics) 등과 같은 다른 인터페이스 프로토콜들 중 하나일 수 있다.
메모리 컨트롤러(Memory Controller; 100)는 메모리 시스템(Memory System; 20)의 동작을 전반적으로 제어하며, 호스트(15)와 메모리 장치들(200a~200n) 사이의 전반적인 데이터 교환을 제어한다. 예컨대, 메모리 컨트롤러(100)는 호스트(15)의 요청에 따라 반도체 메모리 장치들(200a~200n)을 제어하여 데이터를 기입하거나(write) 데이터를 독출한다(read).
또한, 메모리 컨트롤러(100)는 반도체 메모리 장치들(200a~200n)을 제어하기 위한 동작 커맨드(command)들을 인가하여, 반도체 메모리 장치들(200a~200n)의 동작을 제어한다.
실시예에 따라, 반도체 메모리 장치들(200a~200n) 각각은 저항성 메모리 셀들을 구비하는 PRAM(Phase change Random Access Memory)이나, RRAM(Resistive Random Access Memory), MRAM(Magnetic Random Access Memory), 및 FRAM(Ferroelectric Random Access Memory) 일 수 있다. 다른 실시예에서, 반도체 메모리 장치들(200a~200n) 각각은 동적 메모리 셀들을 구비하는 DRAM(dynamic random access) 일 수 있다.
MRAM은 자기저항(magnetoresistance) 기반의 비휘발성 컴퓨터 메모리 기술이다. MRAM은 여러가지 면에서 휘발성 RAM과 다르다. MRAM은 비휘발성이기 때문에, 메모리 장치 전원이 오프되어도 MRAM은 메모리 내용을 유지할 수 있다.
일반적으로 비휘발성 RAM이 휘발성 RAM 보다 느리다고 하지만, MRAM은 휘발성 RAM의 독출 및 기입 응답 시간들에 견줄만한 독출 및 기입 응답 시간을 갖는다. 전하로서 데이터를 저장하는 전형적인 RAM 기술과는 달리, MRAM 데이터는 자기저항 요소들에 의해 데이터를 저장한다. 일반적으로, 자기저항 요소들은 2개 자성층들로 이루어지고, 각 자성층은 자화(magnetization)를 가진다.
도 2는 본 발명의 실시예들에 따른 도 1의 메모리 시스템의 개략적인 구성을 나타내는 블록도이다.
도 2에서는 메모리 컨트롤러(100)에 대응되는 하나의 반도체 메모리 장치(200a)만을 예로 들어 설명한다.
도 2를 참조하면, 메모리 시스템(20)은 메모리 컨트롤러(100)와 반도체 메모리 장치(200a)를 포함할 수 있다. 메모리 컨트롤러(100)는 반도체 메모리 장치(200a)에 커맨드 신호(CMD) 및 어드레스 신호(ADDR)를 전송할 수 있다. 메모리 컨트롤러(100)와 반도체 메모리 장치(200a)는 메인 데이터(MD)와 메인 데이터(MD)에 기초하여 생성되고 메인 데이터(MD)의 에러를 정정하기 위한 패리티 데이터(PRT)를 교환할 수 있다.
메모리 컨트롤러(110)는 메인 데이터(MD)를 반도체 메모리 장치(200)에 전송할 때, 제1 에러 정정 코드(error correction code, 이하 'ECC')를 이용하여 패리티 데이터(PRT)를 생성하는 제1 에러 정정 회로(120)를 포함할 수 있다.
반도체 메모리 장치(200a)는 메인 데이터(MD)와 패리티 데이터(PRT)가 저정되는 메모리 셀 어레이(300)이 및 메모리 셀 어레이에 대한 액세스를 제어하는 제어 로직 회로(210)를 포함할 수 있다. 또한 반도체 메모리 장치(200a)는 메모리 컨트롤러(100)로부터의 커맨드(CMD)가 내부 연산 동작을 지시하는 경우에 선택적으로 활성화되어 메모리 셀 어레이(300)에 저장된 데이터(비트 벡터)에 대하여 내부 연산을 수행하는 내부 연산 회로(360)와 상기 내부 연산의 결과를 나타내는 연산 결과 데이터에 대하여 ECC 인코딩을 수행하여 제2 패리티 데이터를 생성하고 상기 내부 연산 데이터와 상기 제2 패리티 데이터를 메모리 셀 어레이(300)의 타겟 페이지에 저장하는 제2 에러 정정 회로(400)를 포함할 수 있다.
제2 에러 정정 회로(400)는 내부에 저장된 복수의 ECC들 중 상기 제1 ECC(120)와 동일한 ECC를 이용하여 상기 제2 패리티 데이터를 생성할 수 있다.
도 3은 본 발명의 실시예들에 따른 도 2의 반도체 메모리 장치의 구성을 나타내는 블록도이다.
도 3을 참조하면, 반도체 메모리 장치(200a)는 제어 로직 회로(또는 제어 로직, 210), 어드레스 레지스터(220), 뱅크 제어 로직(230), 리프레쉬 카운터(297), 로우 어드레스 멀티플렉서(240), 컬럼 어드레스 래치(250), 로우 디코더(260), 컬럼 디코더(270), 메모리 셀 어레이(300), 센스 앰프부(285), 입출력 게이팅 회로(290), 내부 연산 회로(390), 제2 에러 정정 회로(400), 경로 선택 회로(280) 및 데이터 입출력 버퍼(299)를 포함할 수 있다.
반도체 메모리 장치(200a)는 내부 연산 회로(390)를 포함하여 팝 카운팅 및 논리 비트 연산들의 인-메모리 실행(processing in memory, PIM)을 지원할 수 있다. 또한 반도체 메모리 장치(200a)는 상기 인-메모리 실행을 수행하는 경우에 인-메모리 실행의 결과에 대하여 ECC 인코딩을 수행하는, 복수의 ECC들을 포함하는 제2 에러 정정 회로(400)를 포함하여 메모리 컨트롤러(100)가 제조자에 의하여 달라져도 메모리 컨트롤러(100)의 제1 ECC(120)와 동일한 ECC를 사용하여 상기 ECC 인코딩을 수행할 수 있다. 즉 제2 에러 정정 회로(400)의 ECC는 구성가능(configurable)하다.
실시예에 따라서, 리프레쉬 카운터(297)는 반도체 메모리 장치(200a)에 포함되지 않을 수도 있다.
상기 메모리 셀 어레이(300)는 제1 내지 제8 뱅크 어레이들(310~380)을 포함할 수 있다. 또한, 상기 로우 디코더(260)는 제1 내지 제8 뱅크 어레이들(310~380)에 각각 연결된 제1 내지 제8 뱅크 로우 디코더들(260a~260h)을 포함하고, 상기 컬럼 디코더(270)는 제1 내지 제8 뱅크 어레이들(310~380)에 각각 연결된 제1 내지 제8 뱅크 컬럼 디코더들(270a~270h)을 포함하며, 상기 센스 앰프부(285)는 제1 내지 제8 뱅크 어레이들(310~380)에 각각 연결된 제1 내지 제4 뱅크 센스 앰프들(285a~285h)을 포함할 수 있다. 제1 내지 제8 뱅크 어레이들(310~380), 제1 내지 제8 뱅크 센스 앰프들(285a~285h), 제1 내지 제8 뱅크 칼럼 디코더들(270a~270h) 및 제1 내지 제8 뱅크 로우 디코더들(260a~260h)은 제1 내지 제8 뱅크들을 각각 구성할 수 있다. 제1 내지 제8 뱅크 어레이들(310~380) 각각은 복수의 워드라인(WL)들과 복수의 비트라인(BTL)들 및 워드라인(WL)들과 비트라인(BTL)들이 교차하는 지점에 형성되는 복수의 메모리 셀(MC)들을 포함할 수 있다. 도 3에는 8개의 뱅크들을 포함하는 반도체 메모리 장치(200a)의 예가 도시되어 있으나, 실시예에 따라, 반도체 메모리 장치(200a)는 임의의 수의 뱅크들을 포함할 수 있다.
어드레스 레지스터(220)는 메모리 컨트롤러(100)로부터 뱅크 어드레스(BANK_ADDR), 로우 어드레스(ROW_ADDR) 및 컬럼 어드레스(COL_ADDR)를 포함하는 어드레스(ADDR)를 수신할 수 있다. 어드레스 레지스터(220)는 수신된 뱅크 어드레스(BANK_ADDR)를 뱅크 제어 로직(230)에 제공하고, 수신된 로우 어드레스(ROW_ADDR)를 로우 어드레스 멀티플렉서(240)에 제공하며, 수신된 컬럼 어드레스(COL_ADDR)를 컬럼 어드레스 래치(250)에 제공할 수 있다.
뱅크 제어 로직(230)은 뱅크 어드레스(BANK_ADDR)에 응답하여 뱅크 제어 신호들을 생성할 수 있다. 상기 뱅크 제어 신호들에 응답하여, 제1 내지 제8 뱅크 로우 디코더들(260a~260h) 중 뱅크 어드레스(BANK_ADDR)에 상응하는 뱅크 로우 디코더가 활성화되고, 제1 내지 제8 뱅크 컬럼 디코더들(270a~270h) 중 뱅크 어드레스(BANK_ADDR)에 상응하는 뱅크 컬럼 디코더가 활성화될 수 있다.
리프레쉬 카운터(297)는 제어 로직 회로(210)로부터의 제어에 따라 메모리 셀 어레이(300)에 포함되는 메모리 셀 로우들을 리프레쉬하기 위한 리프레쉬 로우 어드레스(REF_ADDR)를 생성할 수 있다. 리프레쉬 카운터(297)는 메모리 셀(MC)등이 동적 메모리 셀들로 구성되는 경우에 반도체 메모리 장치(200a)에 포함될 수 있다.
로우 어드레스 멀티플렉서(240)는 어드레스 레지스터(220)로부터 로우 어드레스(ROW_ADDR)를 수신하고, 리프레쉬 카운터(297)로부터 리프레쉬 로우 어드레스(REF_ADDR)를 수신할 수 있다. 로우 어드레스 멀티플렉서(240)는 로우 어드레스(ROW_ADDR) 또는 리프레쉬 로우 어드레스(REF_ADDR)를 로우 어드레스(RA)로서 선택적으로 출력할 수 있다. 로우 어드레스 멀티플렉서(245)로부터 출력된 로우 어드레스(RA)는 제1 내지 제8 뱅크 로우 디코더들(260a~260h)에 각각 인가될 수 있다.
제1 내지 제8 뱅크 로우 디코더들(260a~260h) 중 뱅크 제어 로직(230)에 의해 활성화된 뱅크 로우 디코더는 로우 어드레스 멀티플렉서(240)로부터 출력된 로우 어드레스(RA)를 디코딩하여 상기 로우 어드레스에 상응하는 워드 라인을 활성화할 수 있다. 예를 들어, 상기 활성화된 뱅크 로우 디코더는 로우 어드레스에 상응하는 워드 라인에 워드 라인 구동 전압을 인가할 수 있다.
컬럼 어드레스 래치(250)는 어드레스 레지스터(220)로부터 컬럼 어드레스(COL_ADDR)를 수신하고, 수신된 컬럼 어드레스(COL_ADDR)를 일시적으로 저장할 수 있다. 또한, 컬럼 어드레스 래치(250)는, 버스트 모드에서, 수신된 컬럼 어드레스(COL_ADDR)를 점진적으로 증가시킬 수 있다. 컬럼 어드레스 래치(250)는 일시적으로 저장된 또는 점진적으로 증가된 컬럼 어드레스(COL_ADDR)를 제1 내지 제8 뱅크 컬럼 디코더들(270a~270h)에 각각 인가할 수 있다.
제1 내지 제8 뱅크 컬럼 디코더들(270a~270h) 중 뱅크 제어 로직(230)에 의해 활성화된 뱅크 컬럼 디코더는 입출력 게이팅 회로(290)를 통하여 뱅크 어드레스(BANK_ADDR) 및 컬럼 어드레스(COL_ADDR)에 상응하는 센스 앰프를 활성화시킬 수 있다.
입출력 게이팅 회로(290)는 입출력 데이터를 게이팅하는 회로들과 함께, 입력 데이터 마스크 로직, 제1 내지 제8 뱅크 어레이들(310~380)로부터 출력된 데이터를 저장하기 위한 독출 데이터 래치들, 및 제1 내지 제8 뱅크 어레이들(310~380)에 데이터를 기입하기 위한 기입 드라이버들을 포함할 수 있다. 또한 입출력 게이팅 회로(290)는 메인 데이터와 패리티 데이터의 저장 위치를 변경하는 크로스바 스위치를 포함할 수 있다.
제1 내지 제8 뱅크 어레이들(310~380) 중 하나의 뱅크 어레이에서 독출될 데이터는 상기 하나의 뱅크 어레이에 상응하는 센스 앰프에 의해 감지되고, 상기 독출 데이터 래치들에 저장될 수 있다. 상기 독출 데이터 래치들에 저장된 데이터는 내부 연산 모드에 따라 내부 연산 회로(390)와 에러 정정 회로(400)를 선택적으로 경유하고 데이터 입출력 버퍼(299)를 통하여 메모리 컨트롤러(100)에 제공될 수 있다. 제1 내지 제8 뱅크 어레이들(310~380) 중 하나의 뱅크 어레이에 기입될 코드 워드(CW)는 상기 메모리 컨트롤러(100)로부터 데이터 입출력 버퍼(299)에 제공될 수 있다. 데이터 입출력 버퍼(299)에 제공된 메인 데이터(MD)는 상기 기입 드라이버들을 통하여 상기 하나의 뱅크 어레이에 기입될 수 있다.
데이터 입출력 버퍼(299)는 기입 동작에서는 메모리 컨트롤러(100)로부터 제공되는 메인 데이터(MD)를 입출력 게이팅 회로(290)에 제공하고, 독출 동작에서는 에러 정정 회로(400)로부터 제공되는 제2 코드워드(CW2)나 경로 선택 회로(280)로부터 제공되는 제1 코드워드(CW1)를 메모리 컨트롤러(100)에 제공할 수 있다.
경로 선택 회로(280)는 내부 연산 모드 신호(IPS)에 응답하여 노멀 모드에서는 입출력 게이팅 회로(290)로부터의 제1 코드워드(CW1)를 데이터 입출력 버퍼(299)에 제공하고, 내부 연산 모드에서는 입출력 게이팅 회로(290)로부터의 제1 코드워드(CW1)를 내부 연산 회로(290)에 제공할 수 있다.
내부 연산 회로(390)는 내부 연산 모드 신호(IPS)에 응답하여 선택적으로 활성화되어 내부 연산 모드에서 경로 선택 회로(280)로부터 제공되는 제1 코드워드(CW1)의 메인 데이터에 대하여 내부 연산을 수행하고, 상기 내부 연산의 수행 결과인 연산 결과 데이터를 에러 정정 회로(400)에 제공할 수 있다.
에러 정정 회로(400)는 제2 제어 신호(CTL2)에 응답하여 내부 연산 모드에서는 연산 결과 데이터에 대하여 ECC 인코딩을 수행하여 제2 패리티 데이터를 생성하고, 상기 연산 결과 데이터와 제2 패리티 데이터를 포함하는 제2 코드워드(CW2)를 입출력 게이팅 회로(290)를 통하여 타겟 페이지에 저장할 수 있다. 또한 에러 정정 회로(400)는 제2 코드워드(CW2)를 데이터 입출력 버퍼(299)를 통하여 메모리 컨트롤러(100)에 전송할 수 있다.
제어 로직 회로(210)는 반도체 메모리 장치(200a)의 동작을 제어할 수 있다. 예를 들어, 제어 로직 회로(210)는 반도체 메모리 장치(200a)가 기입 동작 또는 독출 동작을 수행하도록 제어 신호들을 생성할 수 있다. 제어 로직 회로(210)은 상기 메모리 컨트롤러(100)로부터 수신되는 커맨드(CMD)를 디코딩하는 커맨드 디코더(211) 및 반도체 메모리 장치(200a)의 동작 모드를 설정하기 위한 모드 레지스터(212)를 포함할 수 있다.
예를 들어, 커맨드 디코더(211)는 기입 인에이블 신호(/WE), 로우 어드레스 스트로브 신호(/RAS), 컬럼 어드레스 스트로브 신호(/CAS), 칩 선택 신호(/CS) 등을 디코딩하여 커맨드(CMD)에 상응하는 상기 제어 신호들을 생성할 수 있다. 특히 제어 로직 회로(210)는 커맨드(CMD)를 디코딩하여 입출력 게이팅 회로(290)를 제어하는 제1 제어 신호(CTL1)와 에러 정정 회로(400)를 제어하는 제2 제어 신호(CTL2)를 생성할 수 있다. 제어 로직 회로(210)의 모드 레지스터(212)는 커맨드(CMD)에 의하여 내부 연산 모드로 설정되는 경우, 내부 연산 모드 신호(IPS)를 제1 로직 레벨로 출력할 수 있다. 제어 로직 회로(210)는 내부 연산 모드 신호(IPS)를 경로 선택 회로(280)와 내부 연산 회로(390)에 제공할 수 있다.
도 4a 내지 도 4e는 도 3에 도시된 메모리 셀을 예시적으로 나타내는 회로도들이다.
도 4a 내지 도 4d에서는 도 3의 메모리 셀(MC)이 저항성 메모리 셀로 구현된 경우를 나타내고, 도 4e는 도 3의 메모리 셀(MC)이 동적 메모리 셀로 구현된 경우를 나타낸다.
도 4a는 선택 소자가 없는 저항성 메모리 셀을 나타낸다. 도 4b 내지 도 4d는 선택 소자를 포함하는 저항성 메모리 셀을 나타낸다.
도 4a를 참조하면, 메모리 셀(MC)은 비트 라인(BTL) 및 워드 라인(WL)에 연결되는 저항성 소자(RE)를 포함한다. 이처럼 선택 소자가 없는 구조를 갖는 저항성 메모리 셀은 비트 라인(BTL)과 워드 라인(WL) 사이에 인가되는 전압에 의해서 데이터를 저장한다.
도 4b를 참조하면, 메모리 셀(MC)은 저항성 소자(RE)와 다이오드(D)를 포함한다. 저항성 소자(RE)는 데이터를 저장하기 위한 저항성 물질을 포함한다. 다이오드(D)는 워드 라인(WL) 및 비트 라인(BTL)의 바이어스에 따라 저항성 소자(RE)에 전류를 공급 또는 차단하는 선택 소자(또는, 스위칭 소자)이다. 다이오드(D)는 저항성 소자(RE)와 워드 라인(WL) 사이에 연결되며, 저항성 소자(RE)는 비트 라인(BTL)과 다이오드(D) 사이에 연결된다. 다이오드(D)와 저항성 소자(RE)의 위치는 서로 바뀔 수 있다. 다이오드(D)는 워드 라인(WL) 전압에 의해 턴온 또는 턴오프 된다. 따라서, 비선택된 워드 라인(WL)에 일정 레벨 이상의 전압을 제공하면, 저항성 메모리 셀은 구동되지 않는다.
도 4c를 참조하면, 메모리 셀(MC)은 저항성 소자(RE)와 양방향 다이오드(BD)를 포함한다. 저항성 소자(RE)는 데이터를 저장하기 위한 저항성 물질을 포함한다. 양방향 다이오드(BD)는 저항성 소자(RE)와 워드 라인(WL) 사이에 연결되며, 저항성 소자(RE)는 비트 라인(BTL)과 양방향 다이오드(BD) 사이에 연결된다. 양방향 다이오드(BD)와 저항성 소자(RE)의 위치는 서로 바뀔 수 있다. 양방향 다이오드(BD)는 비선택 저항성 메모리 셀에 흐르게 되는 누설 전류를 차단할 수 있다.
도 4d를 참조하면, 메모리 셀(MC)은 저항성 소자(RE)와 트랜지스터(CT)를 포함한다. 트랜지스터(CT)는 워드 라인(WL)의 전압에 따라 저항성 소자(RE)에 전류를 공급 또는 차단하는 선택 소자(또는, 스위칭 소자)이다. 트랜지스터(CT)는 저항성 소자(RE)와 워드 라인(WL) 사이에 연결되며, 저항성 소자(R)는 비트 라인(BTL)과 트랜지스터(CT) 사이에 연결된다. 트랜지스터(CT)와 저항성 소자(RE)의 위치는 서로 바뀔 수 있다. 메모리 셀(MC)은 워드 라인(WL)에 의해서 구동되는 트랜지스터(CT)의 온-오프 여부에 따라 선택 또는 비선택될 수 있다.
도 4e를 참조하면, 메모리 셀(MC)은 셀 커패시터(CC)와 트랜지스터(CT)를 포함한다. 트랜지스터(CT)는 워드 라인(WL)의 전압에 따라 셀 커패시터(CC)를 비트라인에 연결 또는 차단하는 선택 소자이다. 트랜지스터(CT)는 셀 커패시터(CC)와 워드라인(WL)과 비트라인(BTL) 사이에 연결되며, 셀 커패시터(CC)는 트랜지스터(CT)와 플레이트 전압(미도시) 사이에 연결된다.
도 5는 본 발명의 실시예들에 따른 도 3의 반도체 메모리 장치에서 메모리 셀의 예를 나타낸다.
도 5를 참조하면, 메모리 셀(MC)은 STT-MRAM 셀(30)로 구성될 수 있고, STT-MRAM 셀(30)은 MTJ 소자(40)와 셀 트랜지스터(CT)를 포함할 수 있다. 셀 트랜지스터(CT)의 게이트는 워드라인(WL)에 연결되고, 셀 트랜지스터(CT)의 제1 전극은 MTJ 소자(40)를 통해 비트라인(BTL)에 연결된다. 또한 셀 트랜지스터(CT)의 제2 전극은 소스라인(SL)에 연결된다.
MTJ 소자(40)는 자유 층(41)과 고정 층(43) 및 이들 사이에 터널 층(42)을 포함할 수 있다. 고정 층(43)의 자화 방향은 고정되어 있으며, 자유 층(41)의 자화 방향은 기입된 데이터에 따라 고정 층(43)의 자화 방향과 평행이거나 반-평행 방향이 될 수 있다. 고정 층(43)의 자화 방향을 고정시켜 주기 위하여, 예컨대, 반강자성층(anti-ferromagnetic layer, 미도시)이 더 구비될 수 있다.
STT-MRAM 셀(30)의 기입 동작을 하기 위해서, 워드라인(WL)에 로직 하이의 전압을 인가하여 셀 트랜지스터(CT)를 턴 온시킨다. 비트라인(BL)과 소스 라인(SL)에는 프로그램 전류, 즉 기입 전류가 인가된다. 기입 전류의 방향은 MTJ 소자(40)에 기입될 로직 상태에 의해 결정된다.
STT-MRAM 셀의 독출 동작을 하기 위해서, 워드라인(WL)에 로직 하이의 전압을 주어 셀 트랜지스터(CT)를 턴 온시키고, 비트라인(BL)과 소스라인(SL0)으로 독출 전류를 인가한다. 이에 따라, MTJ 소자(40) 양단으로 전압이 디벨롭되고, 센스 앰프(285a)에 의해 센싱되고, MTJ 소자(40)에 기입된 로직 상태를 결정하기 위한 기준 전압과 비교된다. 이에 따라, MTJ 소자(40)에 저장된 데이터를 판별할 수 있다.
도 6은 비-내부 연산 모드(노멀 모드)에서의 도 3의 반도체 메모리 장치의 일부를 나타낸다.
도 6에서는 제어 로직 회로(210), 제1 뱅크 어레이(310), 입출력 게이팅 회로(290), 경로 선택 회로(280), 내부 연산 회로(390) 및 제2 에러 정정 회로(400)가 도시되어 있다.
도 6을 참조하면, 노멀 모드에서는 내부 연산 모드 신호(IPS)가 제2 로직 레벨(로우 레벨)을 가지게 되어 내부 연산 회로(390)는 비활성화된다. 제1 뱅크 어레이(310)는 워드라인들과 비트라인들의 교차점에 연결되는 복수의 메모리 셀들을 포함하고, 상기 메모리 셀들은 동적 메모리 셀 또는 저항성 메모리 셀들로 구성될 수 있다.
입출력 게이팅 회로(290)는 제1 뱅크 어레이(310)와 연결되는 크로스-바 스위치(293) 및 크로스-바 스위치(293)와 연결되는 복수의 스위칭 회로들(291a~291d)를 포함할 수 있다. 복수의 스위칭 회로들(291a~291d)은 경로 선택 회로(280) 및 데이터 입출력 버퍼(299)에 연결될 수 있다. 반도체 메모리 장치(200a)에서 비트라인들은 액세스할 수 있는 칼럼 로케이션의 최대 수를 나타내는 버스트 길이(burst length, BL)를 지원하기 위하여 버스트 길이에 해당하는 비트라인들이 동시에 액세스될 수 있다. 반도체 메모리 장치(200a)는 예시적으로 버스트 길이가 8로 설정될 수 있다. 이에 따라 비트라인들은 128개의 칼럼 선택 신호들 각각에 연결되는 칼럼 선택부에 각각 연결되고 하나의 칼럼 선택부에 의하여 8개의 비트라인들이 동시에 선택될 수 있다.
노멀 모드의 기입 동작에서 데이터 입출력 버퍼 회로(299)로부터의 제1 코드워드(CW1)가 스위칭 회로들(291a~291d)에 제공될 수 있다. 스위칭 회로들(291a~291d)는 제1 제어 신호(CTL1)에 응답하여 제1 코드워드(CW1)를 크로스-바 스위치(293)에 제공할 수 있다. 크로스-바 스위치(293)는 제1 제어 신호(CTL1)에 응답하여 제1 코드워드(CW1)를 제1 뱅크 어레이(CW1)의 타겟 페이지(TPG)에 전달할 수 있다. 크로스-바 스위치(293)는 제1 제어 신호(CTL1)에 응답하여 제1 코드워드(CW1)를 제1 뱅크 어레이(CW1)의 타겟 페이지(TPG)에 전달함에 있어, 크로스-바 스위치(293)는 제1 코드워드(CW1)의 제1 패리티 데이터를 타겟 페이지(TPG)의 상위 어드레스 영역(UAR) 또는 하위 어드레스 영역(LAR)에 전달할 수 있다.
크로스-바 스위치(293)가 제1 코드워드(CW1)의 제1 패리티 데이터를 타겟 페이지(TPG)의 상위 어드레스 영역(UAR)에 전달하는 경우, 제1 코드워드(CW1)의 제1 메인 데이터는 타겟 페이지(TPG)의 상위 어드레스 영역(UAR)을 제외한 나머지 영역에 저장될 수 있다. 크로스-바 스위치(293)가 제1 코드워드(CW1)의 제1 패리티 데이터를 타겟 페이지(TPG)의 하위 어드레스 영역(LAR)에 전달하는 경우, 제1 코드워드(CW1)의 제1 메인 데이터는 타겟 페이지(TPG)의 하위 어드레스 영역(LAR)을 제외한 나머지 영역에 저장될 수 있다.
노멀 모드의 독출 동작에서 타겟 페이지(TPG)로부터의 제1 코드워드(CW1)가 입출력 게이팅 회로(290)를 통하여 경로 선택 회로(280)에 제공할 수 있다. 경로 선택 회로(280)는 내부 연산 모드 신호(IPS)에 응답하여 제1 코드워드(CW1)를 데이터 입출력 버퍼(299)에 제공할 수 있다.
도 7은 내부 연산 모드에서 도 3의 반도체 메모리 장치의 일부를 나타낸다.
도 7의 내부 연산 모드에서의 기입 동작은 도 6의 노멀 모드의 기입 동작과 실질적으로 동일하므로 이에 대한 상세한 설명은 생략한다.
도 7을 참조하면, 내부 연산 모드의 독출 동작에서 입출력 게이팅 회로(290)는 타겟 페이지(TPG)에 저장된 제1 코드워드(CW1)를 경로 선택 회로(280)에 제공하고, 경로 선택 회로(280)는 내부 연산 모드 신호(IPS)에 응답하여 제1 코드워드(CW1)를 내부 연산 회로(390)에 제공한다. 내부 연산 회로(390)는 내부 연산 모드 신호(IPS)에 응답하여 활성화되고, 제1 코드워드(CW1)의 제1 메인 데이터에 대하여 상응하는 내부 연산을 수행하여 연산 결과 데이터(MD2)를 제2 에러 정정 회로(400)에 제공한다. 내부 연산 회로(390)는 도 16에 도시된 바와 같이, 적어도 하나의 버퍼(391) 및 적어도 하나의 연산 블록(393)을 포함할 수 있다.
제2 에러 정정 회로(400)는 연산 결과 데이터(MD2)에 대하여 ECC 인코딩을 수행하여 제2 패리티 데이터를 생성하고, 연산 결과 데이터(MD2)와 제2 패리티 데이터를 포함하는 제2 코드워드(CW2)를 입출력 게이팅 회로(290)와 데이터 입출력 버퍼(299)에 제공한다.
도 8은 본 발명의 실시예들에 따른 도 3의 반도체 메모리 장치에서 제2 에러 정정 회로의 구성을 나타내는 블록도이다.
도 8을 참조하면, 제2 에러 정정 회로(400)는 ECC 엔진(420), 버퍼부(440) 및 복수의 저장 소자들(471~47k)를 포함하여 구성될 수 있다. 버퍼부(440)는 제1 버퍼(441) 및 제2 버퍼(443)을 포함할 수 있다.
제1 버퍼(441)은 모드 신호(MS)에 응답하여 내부 연산 모드의 독출 동작에서 활성화되고, 연산 결과 데이터(MD2)를 ECC 엔진(420)에 제공할 수 있다. 제2 버퍼(443)는 모드 신호(MS)에 응답하여 노멀 모드의 독출 동작에서 활성화되고, 제1 코드워드(CW1)를 ECC 엔진(420)에 제공할 수 있다.
ECC 엔진(420)은 선택 신호(SS)에 응답하여 저장 소자들(SD1~SDk)에 저장된 복수의 ECC들 중에서 도 1의 제1 ECC(120)와 동일한 ECC를 선택하여 ECC 인코딩과 ECC 디코딩을 수행할 수 있다. 특히 ECC 엔진(420)은 내부 연산 모드의 독출 동작에서 상기 선택된 동일한 ECC를 이용하여 연산 결과 데이터(MD2)에 대하여 ECC 인코딩을 수행하여 제2 패리티 데이터(PRT2)를 생성하고 연산 결과 데이터(MD2)와 제2 패리티 데이터(PRT2)를 포함하는 제2 코드워드(CW2)를 입출력 게이팅 회로(290)와 데이터 입출력 버퍼(299)에 제공할 수 있다.
예를 들어, 도 2의 메모리 컨트롤러(100)의 제1 ECC(120)가 SEC(single error correction) 코드이면, 메모리 컨트롤러(100)는 내부 연산 커맨드에 제1 ECC(120)의 정보를 포함하여 제어 로직 회로(210)로 전송할 수 있고, 제어 로직 회로(210)의 커맨드 디코더(211)는 제1 ECC(120)의 정보를 나타내는 선택 신호(SS)를 포함하는 제2 제어 신호(CTL2)를 에러 정정 회로(400)에 제공할 수 있다. ECC 엔진(420)은 선택 신호(SS)에 응답하여 제1 ECC(120)와 동일한 ECC(ECCa)를 선택하여 ECC 인코딩을 수행할 수 있다.
예를 들어, 도 2의 메모리 컨트롤러(100)의 제1 ECC(120)가 SECDED(single error correction and double erorr detection) 코드이면, ECC 엔진(420)은 선택 신호(SS)에 응답하여 제1 ECC(120)와 동일한 ECC(ECCb)를 선택하여 ECC 인코딩을 수행할 수 있다. 예를 들어, 도 2의 메모리 컨트롤러(100)의 제1 ECC(120)가 DEC(double error correction 코드이면, ECC 엔진(420)은 선택 신호(SS)에 응답하여 제1 ECC(120)와 동일한 ECC(ECCc)를 선택하여 ECC 인코딩을 수행할 수 있다.
도 9는 본 발명의 실시예들에 따른 도 9의 에러 정정 회로에서 ECC 엔진을 나타낸다.
도 9를 참조하면, ECC 엔진(420)은 ECC 인코더(425)를 ECC 디코더(430)를 포함할 수 있다.
ECC 디코더(425)는 노멀 모드의 독출 동작에서 제1 코드워드(CW1)에 대하여 ECC 디코딩을 수행하여 정정된 코드워드(C_CW1)를 입출력 데이터 버퍼(299)에 제공할 수 있다. ECC 인코더(430)는 내부 연산 모드의 독출 동작에서 선택 신호(SS1)에 응답하여 저장 소자들(SD1~SDk)에 저장된 복수의 ECC들 중에서 도 1의 제1 ECC(120)와 동일한 ECC를 선택하고, 상기 동일한 ECC를 이용하여 연산 결과 데이터(MD2)에 대하여 ECC 인코딩을 수행하여 연산 결과 데이터(MD2)와 제2 패리티 데이터(PRT2)를 포함하는 제2 코드워드(CW2)를 입출력 게이팅 회로(290)와 데이터 입출력 버퍼(299)에 제공할 수 있다.
상술한 바와 같이, 본 발명의 실시예들에 따르면, 반도체 메모리 장치(200a)가 인-메모리 프로세싱을 지원함으로써 메모리-컨트롤러 인터페이스를 통한 전송을 크게 감소시킴으로써 메모리 밴드대역(bandwidth)를 절약할 수 있고, 복수의 ECC들 중 메모리 컨트롤러의 제1 ECC와 동일한 ECC를 사용하여 제2 패리티 데이터를 생성함으로써 반도체 메모리 장치(200a)의 효용성을 증가시킬 수 있다.
도 10은 본 발명의 실시예들에 따른 메모리 시스템을 나타내는 도면이다.
도 10을 참조하면, 메모리 시스템(500)은 메모리 컨트롤러(30) 및 반도체 메모리 장치(40)를 포함한다. 반도체 메모리 장치(40)는 커맨드-어드레스 입출력 블록(AWORD)(41), 데이터 입출력 블록들(DWORD0~DWORD3)(42~45) 및 내부 회로(50)를 포함할 수 있다. 메모리 컨트롤러(30)는 커맨드-어드레스 입출력 블록(31), 데이터 입출력 블록들(32) 및 내부 회로(35)를 포함할 수 있다. 일 실시예에서, 반도체 메모리 장치(40)는 고 대역폭 메모리(HBM) 표준에 부합하는 메모리 장치일 수 있다.
메모리 컨트롤러(30)의 커맨드-어드레스 입출력 블록(31)으로부터 메모리 장치(40)의 커맨드-어드레스 입출력 블록(41)으로, 커맨드(CMD), 어드레스(ADDR), 시스템 클록 신호(CLK), 클록 인에이블 신호(CKE) 등이 전달될 수 있다. 한편 메모리 컨트롤러(30)의 데이터 입출력 블록들(32)과 반도체 메모리 장치(40)의 데이터 입출력 블록들(42~45) 사이에서 데이터(DQ), 패리티 데이터(PRT), 데이터 버스 인버젼 신호(DBI), 데이터 마스크 신호(DM), 기입 데이터 스트로브 신호(WDQS), 독출 데이터 스트로브 신호(RDQS) 등이 전달될 수 있다.
다중-입력 쉬프트 레지스터(MISR: multiple-input shift register) 및/또는 선형 피드백 쉬프트 레지스터(LFSR: linear feedback shift register) 회로는 반도체 메모리 장치(40)의 입출력 블록들(41~45)에 구현될 수 있다. 이러한 MISR/LFSR 회로들은 메모리 컨트롤러(30)와 반도체 메모리 장치(40) 사이의 링크를 테스트하고 트레이닝하기 위해 구비될 수 있다.
예를 들어, 도 10에 도시된 바와 같이, 데이터 입출력 블록들(42~45)에 포함되는 하나의 바이트에 상응하는 MISR/LFSR 회로는 20 비트의 크기를 가질 수 있다. 상기 20 비트는 바이트 데이터 신호, 패리티 신호, 데이터 버스 인버젼(DBI: data bus inversion) 신호 및 데이터 마스트(DM: data mask) 신호의 상승 비트들(R) 및 하강 비트들(F)을 포함할 수 있다. 커맨드-어드레스 입출력 블록(41)은 30 비트의 크기를 가질 수 있다. 상기 30 비트는 로우 코맨드의 6 비트들(R0~R5), 컬럼 코맨드의 8 비트들(C0~C7) 및 클록 인에이블 신호(CKE)의 상승 비트들(R) 및 하강 비트들(F)을 포함할 수 있다.
예를 들어, 하나의 채널에는 각각이 하나의 워드에 상응하는 4개의 데이터 입출력 블록들(42~45)이 포함될 수 있고 하나의 데이터 입출력 블록은 4 바이트(BYTE0~BYTE3)에 상응하는 4개의 MISR/LFSR 회로들을 포함할 수 있다.
내부 회로(50)는 도 3의 반도체 메모리 장치(200a)로 구현되어 내부 연산 회로와 제2 에러 정정 회로를 포함할 수 있고, 내부 회로(35)는 도 2에서와 같이 제1 에러 정정 회로를 포함할 수 있다. 따라서 메모리 시스템(500)에서는 반도체 메모리 장치(40)가 인-메모리 프로세싱을 지원함으로써 메모리-컨트롤러 인터페이스를 통한 전송을 크게 감소시킴으로써 메모리 밴드대역(bandwidth)를 절약할 수 있고, 복수의 ECC들 중 메모리 컨트롤러의 제1 ECC와 동일한 ECC를 사용하여 제2 패리티 데이터를 생성함으로써 반도체 메모리 장치(40)의 효용성을 증가시킬 수 있다.
도 11은 고 대역폭 메모리의 구조의 일 예를 나타내는 도면이다.
도 11을 참조하면, 고 대역폭 메모리(HBM)(600)는 복수의 DRAM 반도체 다이들(620, 630, 640, 650)이 적층된 구조를 포함할 수 있다. 고 대역폭 메모리는 채널이라 칭하는 복수의 독립된 인터페이스들을 통하여 상기 적층된 구조의 고 대역폭 동작에 최적화될 수 있다. HBM 표준에 따라서 각각의 DRAM 스택은 최대 8개의 채널까지 지원할 수 있다. 도 11에는 4개의 DRAM 반도체 다이들이 적층되고 각각의 DRAM 반도체 다이가 2개의 채널(CHANNEL0, CHANNEL1)을 지원하는 예가 도시되어 있다. 각각의 반도체 다이는 상기 적층 구조에 추가적인 커패시티(capacity) 및 추가적인 채널을 제공할 수 있다.
각각의 채널은 DRAM 뱅크들의 독립된 세트에 대한 액세스를 제공한다. 하나의 채널로부터의 리퀘스트는 다른 채널에 부착된 데이터를 액세스하지 못한다. 채널들은 독립적으로 클록킹되고 서로 동기화될 필요가 없다.
고 대역폭 메모리(600)는 스택 구조의 하부에 위치하고 신호의 재분배 및 다른 기능들을 제공하는 인터페이스 다이(610)를 선택적으로 포함할 수 있다. DRAM 반도체 다이들(620, 630, 640, 650)에 통상적으로 구현되는 기능들이 이러한 인터페이스 다이(610) 또는 로직 다이에 구현될 수 있다. 인터페이스 다이(610)에는 도 3을 참조하여 설명한 내부 연산 회로와 제2 에러 정정 회로가 구현되어 상술한 내부 연산 동작과 제2 패리티 생성 동작을 수행할 수 있다.
도 12는 본 발명의 실시예들에 따른 반도체 메모리 장치를 나타내는 구조도이다.
도 12에 도시된 바와 같이, 반도체 메모리 장치(700)는 다수의 반도체 레이어들(LA1 내지 LAs, s는 3이상의 자연수)을 구비할 수 있으며, 가장 아래에 위치하는 반도체 레이어(LA1)는 마스터 칩인 것으로 가정하며 또한 나머지 반도체 레이어들(LA2 내지 LAs)은 슬레이브 칩인 것으로 가정한다. 다수의 반도체 레이어들(LA1 내지 LAs)은 관통 실리콘 비아(TSV)를 통해 신호를 서로 송수신하며, 마스터 칩(LA1)은 외면에 형성된 도전 수단(미도시)을 통해 외부의 메모리 컨트롤러(미도시)와 통신한다. 마스터 칩으로서 제1 반도체 레이어(710)와 슬레이브 칩으로서 제s 반도체 레이어(720)를 중심으로 하여 반도체 메모리 장치(700)의 구성 및 동작을 설명하면 다음과 같다.
제1 반도체 레이어(710)는 슬레이브 칩들에 구비되는 메모리 영역(Memory region, 721)을 구동하기 위한 각종 주변 회로들을 구비한다. 예컨데, 제1 반도체 레이어(710)는 메모리의 워드라인을 구동하기 위한 로우 드라이버(X-Driver, 7101)와, 메모리의 비트라인을 구동하기 위한 칼럼 드라이버(Y-Driver, 7102)와, 데이터의 입출력을 제어하기 위한 데이터 입출력부(7103), 외부로부터 커맨드(CMD)를 입력받아 버퍼링하는 커맨드 버퍼(7104)와, 외부로부터 어드레스를 입력받아 버퍼링하는 어드레스 버퍼(7105) 등을 구비할 수 있다. 메모리 영역은 도 3을 참조하여 설명한 바와 같이 복수의 뱅크 어레이들을 포함할 수 있다.
또한 제1 반도체 레이어(710)는 제어 로직(6107)을 더 포함할 수 있다. 제어 로직(6107)은 메모리 컨트롤러(미도시)로부터 제공되는 커맨드 및 어드레스 신호에 기초하여 메모리 영역(721)에 대한 액세스를 제어하고, 제어 신호들을 생성할 수 있다.
한편, 제s 반도체 레이어(720)는, 외부로부터의 커맨드(CMD)가 내부 연산 모드를 지시하는 경우 메모리 영역(721)에 저장된 제1 코드워드에 대항 내부 연산을 수행하여 연산 결과 데이터를 생성하는 내부 연산 회로(623) 및 상기 연산 결과 데이터에 대하여 ECC 인코딩을 수행하여 제2 패리티 데이터를 생성하는 에러 정정 회로(622)를 포함할 수 있다. 에러 정정 회로(622)는 복수의 ECC들 중 상기 제1 코드워드의 패리티 데이터의 생성에 이용된 ECC와 동일한 ECC를 선택하고 상기 선택된 동일한 ECC를 이용하여 상기 ECC 인코딩을 수행할 수 있다. 따라서 메모리 컨트롤러가 변경되어 메모리 컨트롤러에 포함되는 에러 정정 회로의 ECC가 변경되어도 이와 동일한 ECC를 선택하여 ECC 인코딩을 수행함으로써 반도체 메모리 장치(700)의 효용성을 높일 수 있다.
또한 반도체 메모리 장치(700)에는 3차원 메모리 어레이가 제공될 수 있다. 상기 3차원 메모리 어레이는 실리콘 기판 상에 배치된 액티브 이ㅕ역을 구비하는 하나 이상의 물리적 레벨의 메모리 셀 어레이들 및 상기 메모리 셀들의 동작과 관련된 회로들이 모놀리딕(monolithic) 방식으로 형성될 수 있다. 여기서 'monolithic'이라는 용어는 복수의 레이어들로 구성된 어레이의 각 레벨이 하위 레이어 위에 직접적으로 적층되는 것을 의미한다. 본 발명에 참조로서 포함되는 다음의 특허 문헌들은 상기 3차원 메모리 어레이 대한 적절한 구성들을 기술한다. 상기 3차원 메모리 어레이에서 워드라인들 및/또는 비트라인들이 레벨들 사이에서 공유된다. 상기 특허문헌들은 다음과 같다: 미국 등록 특허 7,679,133; 8,553,466; 8,654,587; 8,559,235; 및 미국 공개 특허 2011/0233648.
도 13은 본 발명의 실시예들에 따른 반도체 메모리 장치의 동작 방법을 나타내는 흐름도이다.
도 2 내지 도 13을 참조하면, 워드라인들과 비트라인들에 연결된 복수의 메모리 셀들을 구비하는 메모리 셀 어레이(300) 및 메모리 셀 어레이(300)에 대한 액세스를 제어하는 제어 로직 회로(210)를 포함하는 반도체 메모리 장치(200a)의 동작 방법에서는, 메모리 셀 어레이(300)에 저장된 비트 벡터들에 대한 팝-카운트 연산을 수행하기 위한 내부 연산 명령(CMD)을 상기 제어 로직 회로(210)가 상기 메모리 컨트롤러(100)부터 수신한다(S210). 내부 연산 명령(CMD)과 함께 메모리 셀 어레이(300)의 타겟 페이지를 지정하는 어드레스(ADDR)가 메모리 컨트롤러(100)로부터 반도체 메모리 장치(200a)에 전송된다.
반도체 메모리 장치(200a)의 로우 디코더(260)와 입출력 게이팅 회로(290)는 상기 타겟 페이지에 저장된, 메인 데이터와 제1 패리티 데이터를 포함하는 비트 벡터를 내부 연산 회로(390)에 제공한다. 내부 연산 회로(390)는 상기 메인 데이터에 대하여 상기 내부 연산 명령(CMD)에 상응하는 연산을 수행하고, 상기 연산의 수행 결과인 연산 결과 데이터를 에러 정정 회로(400)에 제공한다(S120).
에러 정정 회로(400)는 상기 연산 결과 데이터를 기초로 제2 패리티 데이터를 생성한다(S130). 에러 정정 회로(400)는 복수의 ECC들 중 상기 제1 패리티 데이터가 생성될 때 이용된 제1 ECC와 동일한 ECC를 선택하고 상기 선택된 동일한 ECC를 이용하여 상기 연산 결과 데이터에 대하여 ECC 인코딩을 수행하여 상기 제2 패리티 데이터를 생성한다.
에러 정정 회로(400)는 상기 연산 결과 데이터와 상기 제2 패리티 데이터를 포함하는 제2 코드워드를 입출력 게이팅 회로(290)를 통하여 메모리 셀 어레이(300)의 상기 타겟 페이지에 저장한다(S140).
에러 정정 회로(400)는 상기 연산 결과 데이터와 상기 제2 패리티 데이터를 포함하는 제2 코드워드를 데이터 입출력 버퍼(299)를 통하여 상기 메모리 컨트롤러(100)에 전송할 수 있다(S150).
도 14는 본 발명의 실시예들에 따른 도 13의 동작 방법에서 팝-카운트 연산의 인-메모리 실행을 보다 상세히 나타내는 흐름도이다.
팝-카운트 연산을 수행하기 위하여, 내부 연산 회로(390)는 팝 카운트 연산을 수행하기 위하여 팝-카운트 연산을 초기화한다(S121). 팝-카운트 연산을 초기화하는 것은 내부 연산 회로(390)에 포함되는 레지스터 등을 리셋하는 것을 포함할 수 있다.
내부 연산 회로(390)는 메모리 셀 어레이(300)의 타겟 페이지로부터의 메인 데이터의 데이터 비트들 중 미리 정해진 작은 타입의 비트들에 대하여 팝 카운팅을 수행한다(S123). 그 후에 내부 연산 회로(390)는 중간 결과들을 누적하기 위하여 감소 트리를 사용하여 최종 팝 카운트를 생성한다(S125).
복수의 DRAM 페이지들을 포괄하는 큰 벡터들에 대한 팝 카운트를 실행할 때에, 반도체 메모리 장치(200a)은 해당 벡터가 저장되어 있는 모든 페이지 주소들(page address)에 대한 정보를 알아야 할 필요가 있다. 따라서, 벡터의 제1 DRAM 페이지가 처리된 후에, 반도체 메모리 장치(200a)는 해당 벡터에 남아있는 다음 페이지들을 파악할 것이다. 예를 들어, 복수의 페이지들이 트래버스(traverse)될 필요가 있을 때, DMA(Direct Memory Access)과 유사한 매커니즘이 실행될 수 있다. 이러한 실행에 있어서, 해당 벡터가 차지하고 있는 DRAM 페이지들의 물리 주소들은, 예를 들어, 메모리 컨트롤러(100)에 의하여 반도체 메모리 장치(200a)에 전송될 수 있다. 이 후, 이러한 페이지들은, 예를 들어 도 3의 제어 로직 회로(210)와 같은, 반도체 메모리 장치(200a) 내의 내부 컨트롤러에 의하여 트래버스(traverse)될 것이다.
도 15는 본 발명의 실시예들에 따른 반도체 메모리 장치의 동작 방법을 나타내는 흐름도이다.
도 2 내지 도 12 및 도 15를 참조하면, 워드라인들과 비트라인들에 연결된 복수의 메모리 셀들을 구비하는 메모리 셀 어레이(300) 및 메모리 셀 어레이(300)에 대한 액세스를 제어하는 제어 로직 회로(210)를 포함하는 반도체 메모리 장치(200a)의 동작 방법에서는, 메모리 셀 어레이(300)에 저장된 둘 또는 그 이상의 비트 벡터들에 대한 논리 비트 연산을 수행하기 위한 내부 연산 명령(CMD)을 상기 제어 로직 회로(210)가 상기 메모리 컨트롤러(100)부터 수신한다(S210). 내부 연산 명령(CMD)과 함께 메모리 셀 어레이(300)의 둘 또는 그 이상의 타겟 페이지들을 지정하는 어드레스(ADDR)가 메모리 컨트롤러(100)로부터 반도체 메모리 장치(200a)에 전송된다.
반도체 메모리 장치(200a)의 로우 디코더(260)와 입출력 게이팅 회로(290)는 상기 둘 또는 그 이상의 타겟 페이지들에 저장된, 메인 데이터와 제1 패리티 데이터를 포함하는 둘 또는 그 이상의 비트 벡터를 내부 연산 회로(390)에 제공한다. 내부 연산 회로(390)는 상기 메인 데이터에 대하여 상기 내부 연산 명령(CMD)에 상응하는 논리 비트 연산을 수행하고, 상기 연산의 수행 결과인 연산 결과 데이터를 에러 정정 회로(400)에 제공한다(S220). 상기 논리 비트 연산은 OR 연산, AND 연산, NOT 연산, NAND 연산, NOR 연산 및 XOR 연산 중 하나일 수 있다.
에러 정정 회로(400)는 상기 연산 결과 데이터를 기초로 제2 패리티 데이터를 생성한다(S130). 에러 정정 회로(400)는 복수의 ECC들 중 상기 제1 패리티 데이터가 생성될 때 이용된 제1 ECC와 동일한 ECC를 선택하고 상기 선택된 동일한 ECC를 이용하여 상기 연산 결과 데이터에 대하여 ECC 인코딩을 수행하여 상기 제2 패리티 데이터를 생성한다.
에러 정정 회로(400)는 상기 연산 결과 데이터와 상기 제2 패리티 데이터를 포함하는 제2 코드워드를 입출력 게이팅 회로(290)를 통하여 메모리 셀 어레이(300)의 지정된 페이지에 저장한다(S240).
에러 정정 회로(400)는 상기 연산 결과 데이터와 상기 제2 패리티 데이터를 포함하는 제2 코드워드를 데이터 입출력 버퍼(299)를 통하여 상기 메모리 컨트롤러(100)에 전송할 수 있다(S250). 이 경우에 연산 결과 데이터와 제2 패리티 데이터는 동시에 상기 메모리 컨트롤러(100)에 전송될 수 있다. 또한 제2 패리티 데이터는 연산 결과 데이터가 전송된 후에 메모리 컨트롤러(100)에 전송될 수 있다.
도 16은 본 발명의 실시예들에 따라 도 3의 반도체 메모리 장치에서 논리 비트 연산이 수행되는 예를 나타낸다.
도 3, 도 7 및 도 16을 참조하면, 제1 뱅크 어레이(310)에 저장된 두 개의 8-비트 오퍼랜드들 사이의 논리 비트 연산에 있어서, 두 오퍼랜드들 중 어느 하나의 8 비트는 대응하는 감지 증폭기(285a)에 의하여 상응하는 메모리 셀들로부터 독출될 것이다. 이러한 독출 동작은 화살표(81)에 의하여 표시되어 있다. 감지 증폭기(285a)는 수신된 데이터 비트들을 제1 오퍼랜드를 위한 버퍼(391)로 전송할 것이다. 이러한 전송 동작은 화살표(82)에 의하여 표시되어 있다. 논리 비트 연산을 위한 제2 오퍼랜드는 감지 증폭기(285a)에 의하여 상응하는 메모리 셀들로부터 독출될 것이다. 독출된 데이터 비트들은 연산 블록(393)으로 직접 전송된다. 이러한 동작은 화살표(84)에 의하여 표시되어 있다.
연산 블록(393)은, 예를 들어, 메모리 컨트롤러(100)에 의하여 명령된 적절한 논리 비트 연산을 수행하기 위하여 필요한 로직들을 포함할 수 있다. 예를 들어, 연산 블록(393)은 팝 카운트 연산들을 수행하는 반도체 메모리 장치(200a)를 구성하는 일부 논리 유닛들 및 논리 회로를 공유할 수 있다. 이러한 논리 비트 연산은 OR 연산, AND 연산, NOT 연산, NAND 연산, NOR 연산 및 XOR 연산 중 하나일 수 있다. 제1 오퍼랜드와 제2 오퍼랜드 사이의 지정된 논리 비트 연산의 결과에 의하여 연산 블록(393)은 연산 결과 데이터를 생성하고, 연산 결과 데이터를 도 3의 에러 정정 회로(400)에 제공할 수 있다. 예를 들어, 제1 오퍼랜드는 '11010010'의 비트 벡터일 수 있고, 제2 오퍼랜드는 '10001111'의 비트 벡터일 수 있다. 이러한 두 개의 비트 벡터들 사이의 논리 비트 AND 연산에 있어서, 연산 블록(393)은 '1000001'의 연산 결과 데이터(85)를 에러 정정 회로(400)에 출력할 수 있다.
도 17은 본 발명의 실시예들에 따른 메모리 시스템의 동작 방법을 나타내는 흐름도이다.
도 2 내지 도 12 및 도 17을 참조하면, 반도체 메모리 장치(200a) 및 반도체 메모리 장치(200a)를 제어하는 메모리 컨트롤러(100)를 포함하는 메모리 시스템(20)의 동작 방법에서는 반도체 메모리 장치(200a)가 메모리 컨트롤러(100)로부터 기입 커맨드(CMD), 어드레스(ADDR) 및 메인 데이터와 제1 패리티 데이터를 포함하는 제1 코드워드(CW1)를 수신한다(S310). 반도체 메모리 장치(200a)는 커맨드(CMD)에 따라 제1 코드워드(CW1)를 어드레스(ADDR)가 지정하는, 메모리 셀 어레이(300)의 타겟 페이지에 기입한다(S320).
반도체 메모리 장치(200a)는 메모리 컨트롤러(100)로부터의 제2 커맨드(CMD)가 내부 연산 커맨드인지 여부를 판단한다(S330). 제2 커맨드(CMD)가 내부 연산 커맨드가 아니고 독출 커맨드인 경우(S330에서 NO), 반도체 메모리 장치(200a)는 타겟 페이지로부터 제1 코드워드(CW1)를 독출하고(S340), 독출된 제1 코드워드(CW1)를 메모리 컨트롤러(100)에 전송한다(S345).
제2 커맨드(CMD)가 내부 연산 커맨드인 경우(S330에서 YES), 반도체 메모리 장치(200a)는 타겟 페이지로부터 제1 코드워드(CW1)를 독출하고 독출된 제1 코드워드(CW1)를 내부 연산 회로에 제공한다(S350). 내부 연산 회로(390)는 제1 코드워드의 메인 데이터에 대하여 내부 연산을 수행하여 연산 결과 데이터(MD2)를 생성하고, 연산 결과 데이터(MD2)를 에러 정정 회로(400)에 제공한다(S360).
에러 정정 회로(400)는 연산 결과 데이터(MD2)에 대하여 ECC 인코딩을 수행하여 제2 패리티 데이터를 생성하고, 제2 패리티 데이터와 연산 결과 데이터를 포함하는 제2 코드워드를 타겟 페이지에 기입한다(S370). 이 때, 에러 정정 회로(400)는, 복수의 ECC들 중에서 메모리 컨트롤러(100)가 제1 패리티 데이터를 생성할 때 이용한 제1 ECC와 동일한 ECC를 선택하여 상기 ECC 인코딩을 수행할 수 있다. 반도체 메모리 장치(200a)는 제2 코드워들(CW2)를 또한 메모리 컨트롤러(100)에 전송할 수 있다(S380).
도 18은 본 발명의 실시예들에 따른 반도체 메모리 장치를 포함하는 패키지 구조를 나타내는 단면도이다.
도 18에서는 응용 프로세서(820)와 고대역폭 메모리를 다이 대 다이(die-to-die)로 직접 연결한 반도체 패키지(800)를 나타낸다.
도 18을 참조하면, 반도체 패키지(800)는 응용 프로세서(820)와 메모리 칩을 각각 패키지한 후에 다시 패키지 하는 PoP(Package on Package) 방식이 아닌, 관통 실리콘 비아(TSV) 기술을 이용하여 응용 프로세서(820)와 HBM(830)을 직접 연결한다. 반도체 패키지(800)는 인쇄회로기판(PCB, 810) 위에 응용 프로세서(820)을 형성하고, 응용 프로세서(820)와 HBM(830)을 관통 실리콘 비아(TSV)를 통해 연결한다.
응용 프로세서(810)는 제1 ECC를 이용하여 제1 패리티 데이터를 생성하는 제1 에러 정정 회로를 구비하는 메모리 컨트롤러(821)를 포함할 수 있고, HBM(830)은 내부 연산 회로와 제2 에러 정정 회로를 포함할 수 있다. 상기 내부 연산 회로와 상기 제2 에러 정정 회로는 내부 연산 모드에서 활성화되어 상술한 선택적 내부 연산 동작와 ECC 인코딩을 수행할 수 있다.
도 19는 본 발명의 실시예에 따른 반도체 메모리 장치를 모바일 시스템에 응용한 예를 나타내는 블록도이다.
도 19를 참조하면, 모바일 시스템(900)은 어플리케이션 프로세서(910), 통신(Connectivity)부(920), 사용자 인터페이스(930), 비휘발성 메모리 장치(940), 휘발성 메모리 장치(950) 및 파워 서플라이(960)를 포함한다. 어플리케이션 프로세서(910)는 메모리 컨트롤러(911)를 포함할 수 있다.
어플리케이션 프로세서(910)는 인터넷 브라우저, 게임, 동영상 등을 제공하는 어플리케이션들을 실행할 수 있다. 통신부(920)는 외부 장치와 무선 통신 또는 유선 통신을 수행할 수 있다. 휘발성 메모리 장치(950)는 어플리케이션 프로세서(910)에 의해 처리되는 데이터를 저장하거나, 동작 메모리(Working Memory)로서 작동할 수 있다. 휘발성 메모리 장치(950)는 도 3의 반도체 메모리 장치(200a)로 구현될 수 있다.
비휘발성 메모리 장치(940)는 모바일 시스템(900)을 부팅하기 위한 부트 이미지를 저장할 수 있다. 사용자 인터페이스(920)는 키패드, 터치 스크린과 같은 하나 이상의 입력 장치, 및/또는 스피커, 디스플레이 장치와 같은 하나 이상의 출력 장치를 포함할 수 있다. 파워 서플라이(960)는 모바일 시스템(900)의 동작 전압을 공급할 수 있다.
모바일 시스템(900) 또는 모바일 시스템(900)의 구성요소들은 다양한 형태들의 패키지를 이용하여 실장될 수 있다.
상술한 바와 같이, 메모리 컨트롤러(911)는 제1 ECC를 이용하여 제1 패리티 데이터를 생성하는 제1 에러 정정 회로를 포함할 수 있고, 휘발성 메모리 장치(950)는 내부 연산 회로와 제2 에러 정정 회로를 포함할 수 있다. 상기 내부 연산 회로와 상기 제2 에러 정정 회로는 내부 연산 모드에서 활성화되어 상술한 선택적 내부 연산 동작와 ECC 인코딩을 수행할 수 있다.
상술한 바와 같이, 본 발명의 실시예들에서는 반도체 메모리 장치가 인-메모리 프로세싱을 지원함으로써 메모리-컨트롤러 인터페이스를 통한 전송을 크게 감소시킴으로써 메모리 밴드대역(bandwidth)를 절약할 수 있고, 복수의 ECC들 중 메모리 컨트롤러의 제1 ECC와 동일한 ECC를 사용하여 제2 패리티 데이터를 생성함으로써 반도체 메모리 장치의 효용성을 증가시킬 수 있다.
본 발명은 반도체 메모리 장치를 사용하는 시스템에 적용될 수 있다. 예를 들어, 본 발명은 휴대폰(Mobile Phone), 스마트 폰(Smart Phone), 개인 정보 단말기(personal digital assistant; PDA), 휴대형 멀티미디어 플레이어(portable multimedia player; PMP), 디지털 카메라(Digital Camera), 캠코더(Camcoder), 개인용 컴퓨터(Personal Computer; PC), 서버 컴퓨터(Server Computer), 워크스테이션(Workstation), 노트북(Laptop), 디지털 TV(Digital Television), 셋-탑 박스(Set-Top Box), 음악 재생기(Music Player), 휴대용 게임 콘솔(Portable Game Console), 네비게이션(Navigation) 시스템, 스마트 카드(Smart Card), 프린터(Printer) 등에 유용하게 이용될 수 있다.
상술한 바와 같이, 본 발명의 실시예들을 참조하여 설명하였지만, 해당 기술 분야에서 통상의 지식을 가진 자는 하기의 특허청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 것이다.
100: 메모리 컨트롤러 110: 제1 에러 정정 회로
200a: 반도체 메모리 장치 390: 내부 연산 회로
400: 제2 에러 정정 회로

Claims (20)

  1. 워드라인들 및 비트라인들에 연결되는 복수의 메모리 셀들을 포함하는 메모리 셀 어레이;
    메모리 컨트롤러로부터의 커맨드에 응답하여 내부 연산의 수행 여부를 지시하는 내부 연산 모드 신호를 생성하는 제어 로직 회로;
    상기 내부 연산 모드 신호에 응답하여 상기 메모리 셀 어레이로부터 독출된 비트 벡터에 대하여 선택적으로 내부 연산을 수행하여 연산 결과 데이터를 출력하는 내부 연산 회로; 및
    상기 연산 결과 데이터에 대하여 에러 정정 코드(error correction code, 이하 'ECC') 인코딩을 수행하여 제2 패리티 데이터를 생성하고, 상기 연산 결과 데이터와 상기 제2 패리티 데이터를 상기 메모리 셀 어레이에 저장하는 에러 정정 회로를 포함하고,
    상기 에러 정정 회로는 복수의 ECC들 중에서 상기 비트 벡터의 제1 패리티 데이터를 생성할 때 이용된 제1 ECC와 동일한 ECC를 선택하여 상기 제2 패리티 데이터를 생성하는 반도체 메모리 장치.
  2. 제1항에 있어서, 상기 에러 정정 회로는
    상기 복수의 ECC들을 각각 저장하는 복수의 저장 소자들; 및
    상기 복수의 저장 소자들에 연결되고, 상기 복수의 ECC들 중에서 상기 제어 로직 회로로부터의 제어 신호에 응답하여 상기 동일한 ECC를 이용하여 상기 연산 결과 데이터에 대하여 상기 ECC 인코딩을 수행하여 상기 제2 패리티 데이터를 생성하는 ECC 엔진을 포함하는 반도체 메모리 장치.
  3. 제1항에 있어서, 상기 제어 로직 회로는
    상기 커맨드에 응답하여 설정되어 상기 내부 연산 모드 신호를 생성하는 모드 레지스터; 및
    상기 커맨드를 디코딩하여 상기 에러 정정 회로를 제어하는 제어 신호를 생성하는 커맨드 디코더를 포함하는 반도체 메모리 장치.
  4. 제1항에 있어서,
    상기 메모리 셀 어레이와 상기 에러 정정 회로에 연결되는 입출력 게이팅 회로를 포함하고,
    상기 입출력 게이팅 회로는 상기 제어 로직 회로로부터의 제어 신호에 응답하여 상기 메모리 셀 어레이에서 상기 제2 패리티 데이터가 저장되는 위치를 변경하는 반도체 메모리 장치.
  5. 제4항에 있어서,
    상기 입출력 게이팅 회로는 상기 제어 신호에 응답하여 상기 연산 결과 데이터와 상기 제2 패리티 데이터가 저장되는 상기 메모리 셀 어레이의 타겟 페이지의 하위 어드레스 영역에 상기 제2 패리티 데이터를 저장하고, 상기 하위 어드레스 영역을 제외한 나머지 영역에 상기 연산 결과 데이터를 저장하는 반도체 메모리 장치.
  6. 제4항에 있어서,
    상기 입출력 게이팅 회로는 상기 제어 신호에 응답하여 상기 연산 결과 데이터와 상기 제2 패리티 데이터가 저장되는 상기 메모리 셀 어레이의 타겟 페이지의 상위 어드레스 영역에 상기 제2 패리티 데이터를 저장하고 상기 상위 어드레스 영역을 제외한 나머지 영역에 상기 연산 결과 데이터를 저장하는 반도체 메모리 장치.
  7. 제4항에 있어서, 상기 입출력 게이팅 회로는
    상기 메모리 셀 어레이와 연결되는 크로스바 스위치; 및
    상기 크로스바 스위치 및 상기 에러 정정 회로에 연결되고, 상기 연산 결과 데이터와 상기 제2 패리티 데이터를 상기 크로스바 스위치에 전달하는 복수의 스위치들을 포함하는 반도체 메모리 장치.
  8. 제1항에 있어서,
    상기 에러 정정 회로는 데이터 입출력 버퍼를 통하여 상기 연산 결과 데이터와 상기 제2 패리티 데이터를 상기 메모리 컨트롤러에 전송하는 반도체 메모리 장치.
  9. 제1항에 있어서,
    상기 내부 연산은 상기 메모리 셀 어레이의 하나의 타겟 페이지에 저장된 상기 비트 벡터에 대한 팝 카운트 연산인 반도체 메모리 장치.
  10. 제1항에 있어서,
    상기 내부 연산은 상기 메모리 셀 어레이의 적어도 두개의 타겟 페이지들에 저장된 비트 벡터들에 대한 논리 비트 연산인 반도체 메모리 장치.
  11. 제10항에 있어서,
    상기 논리 비트 연산은 OR 연산, AND 연산, NOT 연산, NAND 연산, NOR 연산 및 XOR 연산 중 하나인 반도체 메모리 장치.
  12. 제1항에 있어서,
    상기 내부 연산 모드 신호에 응답하여 상기 비트 벡터를 상기 내부 연산 회로에 선택적으로 제공하는 경로 선택 회로를 더 포함하는 반도체 메모리 장치.
  13. 제1항에 있어서,
    상기 반도체 메모리 장치는 고 대역폭 메모리(high bandwidth memory)인 반도체 메모리 장치.
  14. 적어도 하나의 반도체 메모리 장치;
    상기 적어도 하나의 반도체 메모리 장치를 제어하는 메모리 컨트롤러를 포함하고,
    상기 메모리 컨트롤러는 제1 에러 정정 코드(error correction code, 이하 ECC)를 이용하여 기입 데이터에 대하여 ECC 인코딩을 수행하여 제1 패리티 데이터를 생성하고, 상기 기입 데이터와 상기 제1 패리티 데이터를 상기 적어도 하나의 반도체 메모리 장치에 전송하고,
    상기 적어도 하나의 반도체 메모리 장치는
    워드라인들 및 비트라인들에 연결되는 복수의 메모리 셀들을 포함하여 상기 기입 데이터와 상기 제1 패리티 데이터를 저장하는 메모리 셀 어레이;
    상기 메모리 컨트롤러로부터의 커맨드에 응답하여 내부 연산의 수행 여부를 지시하는 내부 연산 모드 신호를 생성하는 제어 로직 회로;
    상기 내부 연산 모드 신호에 응답하여 상기 메모리 셀 어레이로부터 독출된 상기 기입 데이터와 상기 제1 패리티 데이터를 포함하는 비트 벡터에 대하여 선택적으로 내부 연산을 수행하여 연산 결과 데이터를 출력하는 내부 연산 회로; 및
    상기 연산 결과 데이터에 대하여 ECC 인코딩을 수행하여 제2 패리티 데이터를 생성하고, 상기 연산 결과 데이터와 상기 제2 패리티 데이터를 상기 메모리 셀 어레이에 저장하는 제1 에러 정정 회로를 포함하고,
    상기 에러 정정 회로는 복수의 ECC들 중에서 상기 메모리 컨트롤러가 상기 제1 패리티 데이터를 생성할 때 이용한 제1 ECC와 동일한 ECC를 선택하여 상기 제2 패리티 데이터를 생성하는 메모리 시스템.
  15. 제14항에 있어서,
    상기 메모리 컨트롤러는 상기 기입 데이터에 대하여 상기 ECC 인코딩을 수행하여 상기 제1 패리티 데이터를 생성하는 제2 에러 정정 회로를 포함하는 메모리 시스템.
  16. 제14항에 있어서,
    상기 메모리 컨트롤러는 상기 제1 패리티 데이터를 상기 기입 데이터와 동시에 상기 적어도 하나의 반도체 메모리 장치에 전송하는 메모리 시스템.
  17. 제14항에 있어서,
    상기 메모리 컨트롤러는 상기 제1 패리티 데이터를 상기 기입 데이터를 전송한 후에 상기 적어도 하나의 반도체 메모리 장치에 전송하는 메모리 시스템.
  18. 제14항에 있어서,
    상기 메모리 셀 어레이는 3차원 메모리 셀 어레이이고,
    상기 복수의 메모리 셀들은 동적 메모리 셀들 또는 저항성 메모리 셀들인 메모리 시스템.
  19. 워드라인들과 비트라인들에 연결된 복수의 메모리 셀들을 구비하는 메모리 셀 어레이 및 상기 메모리 셀 어레이에 대한 액세스를 제어하는 제어 로직 회로를 포함하는 반도체 메모리 장치의 동작 방법으로서,
    상기 메모리 셀 어레이에 저장된 비트 벡터들에 대한 연산을 수행하기 위한 내부 연산 명령을 상기 제어 로직 회로가 메모리 컨트롤러로부터 수신하는 단계;
    상기 반도체 메모리 장치의 내부 연산 장치에서 상기 연산을 수행하여 연산 결과 데이터를 에러 정정 회로에 제공하는 단계;
    상기 에러 정정 회로에서 상기 연산 결과 데이터를 기초로 패리티 데이터를 생성하는 단계;
    상기 에러 정정 회로가 상기 연산 결과 데이터와 상기 패리티 데이터를 상기 메모리 셀 어레이의 타겟 페이지에 저장하는 단계; 및
    상기 연산 결과 데이터와 상기 패리티 데이터를 상기 메모리 컨트롤러에 전송하는 단계를 포함하는 반도체 메모리 장치의 동작 방법.
  20. 제19항에 있어서,
    상기 연산은 상기 비트 벡터들에 대한 팝-카운트 연산 또는 상기 비트 벡터들에 대한 논리 비트 연산인 반도체 메모리 장치의 동작 방법.
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