TWI737020B - 貫穿基板通孔(tsv)冗餘及貫穿基板通孔(tsv)測試選擇方案 - Google Patents

貫穿基板通孔(tsv)冗餘及貫穿基板通孔(tsv)測試選擇方案 Download PDF

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Abstract

本發明描述一種設備，其包含用於使經堆疊晶片互連之貫穿基板通孔(TSV)。根據一實施例之該設備包含：複數個第一選擇線，其等各在一第一方向上延伸；複數個第二選擇線，其等各在一第二方向上延伸以交叉該複數個第一選擇線；及複數個TSV單元，其等分別經安置於該複數個第一選擇線與該複數個第二選擇線之相交點中。該複數個TSV單元之各TSV單元包含：一TSV；一開關，其經耦合至該TSV；及一選擇電路。該選擇電路經組態以回應於該複數個第一選擇線中之一相關聯者及該複數個第二選擇線中之一相關聯者之各者被設定為一作用位準而控制該開關之一開關狀態。

Description

貫穿基板通孔(TSV)冗餘及貫穿基板通孔(TSV)測試選擇方案
本申請案係關於一種貫穿基板通孔(TSV)冗餘及TSV測試選擇方案。
高資料可靠性、高記憶體存取速度、較低功率消耗及減小之晶片大小係半導體記憶體所需之特徵。近年來，已引入三維(3D)記憶體器件。一些3D記憶體器件係藉由垂直地堆疊晶片(例如，晶粒)且使用貫穿基板通孔(TSV)使晶片互連而形成。3D記憶體器件之益處包含：較短互連件，其等降低電路延遲及功率消耗；層之間的大量垂直通孔，其等容許不同層中之功能區塊之間的寬頻寬匯流排；及一相當小的佔據面積。因此，3D記憶體器件促成較高記憶體存取速度、較低功率消耗及晶片大小縮減。例示性3D記憶體器件包含混合記憶體立方體(HMC)、高頻寬記憶體(HBM)及一寬I/O動態隨機存取記憶體(DRAM)。
例如，高頻寬記憶體(HBM)係包含一高效能DRAM介面晶片及垂直堆疊DRAM晶片之一記憶體類型。四個DRAM晶片(例如，核心晶片)之一典型HBM堆疊具有每晶片兩個128位元通道，總共具有八個輸入/輸出通道及總共1024個位元之一寬度。HBM之一介面(IF)晶片提供具有八個輸入/輸出通道之一介面，該等通道彼此獨立地運作。
圖1係一TSV陣列100及一測試骨牌式開關電路之一示意圖。TSV陣列100包含複數個TSV 102、複數個冗餘TSV 104、複數個測試骨牌式開關電路(TD-SW) 106、複數個移位暫存器(SR) 108、複數個控制線116及一暫存器線120。
TSV陣列100包含配置成八個列及28個行之TSV。特定言之，複數個TSV 102之各者定位於列1至8之一對應列及行1至27之一對應行中，複數個TSV 102皆不定位於第28行中。複數個冗餘TSV 104(1)至104(8)之各者定位於列1至8之一對應列及第28行(例如，最後一行)中。複數個TSV 102及複數個冗餘TSV 104之各者耦合至複數個TD-SW 106之一對應者。複數個SR 108定位成相鄰於TSV陣列100之一下側。複數個SR 108由暫存器線120串聯耦合。複數個SR 108(1)至108(28)之各者定位於行1至28之一對應行中。行1至28中之一對應行中之複數個SR 108之各者耦合至對應行中之複數個TD-SW中之一個TD-SW。對應於28個行之各者中之TD-SW之SR 108組合(例如，分組)在一起(例如，分別耦合至TD-SW (1,1)至(8,1)之各者之SR 108(1)至108(8)組合在一起)。
複數個SR 108之各者可儲存經組態以啟動或取消啟動對應於複數個TSV 102之一各自者之複數個TD-SW 106之一者之一資料值。透過暫存器線120提供(例如，傳輸)之各資料值可由複數個SR 108之一對應者鎖存。資料值透過SR從SR 108(1)經由SR 108(2)至108(27)之各者連續移位至SR 108(28)。在對應SR 108儲存對應於啟動之一資料值時，可啟動一各自TD-SW 106。例如，在例如SR 108(18) (例如，對應於第二列及第三行中之TD-SW之SR 108之第三群組中之第二SR 108)儲存對應於啟動之一資料值時，啟動TD-SW 106(3,2)。
在各時脈信號處將預定由SR 108之各者鎖存以啟動或不啟動一對應TSV之一資料值從SR 108(1)傳遞至SR 108之隨後者，直至資料值被傳遞至SR 108之一者且接著由一對應TD-SW鎖存以啟動或不啟動對應TSV。例如，在一時脈信號之一上升邊緣處將預定由SR 108(4)鎖存之一資料值載入至SR 108(1)中。接著，在時脈信號之下一上升邊緣處將預定由SR 108(4)鎖存之資料值載入至SR 108(2)中且將預定由SR 108(3)鎖存之資料值載入至SR 108(1)中。接著，在時脈信號之下一上升邊緣處將預定由SR 108(4)鎖存之資料值載入至SR 108(3)中，將預定由SR 108(3)鎖存之資料值載入至SR 108(2)中且將預定由SR 108(2)鎖存之資料值載入至SR 108(1)中。接著，在時脈信號之下一上升邊緣處將預定由SR 108(4)鎖存之資料值載入至SR 108(4)中，將預定由SR 108(3)鎖存之資料值載入至SR 108(3)中，將預定由SR 108(2)鎖存之資料值載入至SR 108(2)中且將預定由SR 108(1)鎖存之資料值載入至SR 108(1)中。其餘SR 108之資料值在時脈信號之各上升邊緣處連續移位且以一類似方式被提供至各自SR 108。當同時將各資料值提供至複數個SR 108之各自者時，全部複數個SR 108接著鎖存各自資料值。
當觸發TD-SW 106(1,1)時，最初旨在由全部複數個TSV 102(1)至102(27)提供之資料值代替地由複數個TSV 102(2)至102(27)之其餘者與冗餘TSV 104(1)之一組合提供。當觸發TD-SW 106(1,1)時，最初旨在由TSV 102(1,1)提供之一資料值係由TSV 102(1,2)提供；且最初旨在由TSV 102(1,27)提供之一資料值係由冗餘TSV 104(1)提供。當觸發TD-SW 106之一者時，亦觸發經觸發TD-SW 106與相同列中之TD-SW 104之間的相同列中之其餘TD-SW 106之各者。例如，當觸發TD-SW 106(1,1)時，亦觸發TD-SW 106(1,2)至(1,28)。
如圖1中展示，一TD-SW(1,3)包含一TSV 102、一D-SW 150、一T-SW 156及一AND閘158。D-SW 150包含一D-SW正常節點N 152及一D-SW骨牌式節點D 154。
D-SW 150之D-SW正常節點152可經由一第一節點N1耦合至TSV 102。D-SW 150之骨牌式節點154可經由一D-SW線且經由第一節點N1耦合至TSV 102。D-SW 150之一控制輸入經由一第二節點N2耦合至一各自SR之一輸出。T-SW 156之一輸入及一輸出可分別耦合至一汲極電壓/源極電壓(Vdd/Vss)信號線166且經由第一節點N1耦合至TSV 102。AND閘158之輸入經由一第二節點N2分別耦合至各自SR之一輸出且耦合至一TEn信號線164。AND閘158之一輸出耦合至T-SW 156之一控制輸入以啟動或取消啟動T-SW 156。
TSV 102(1,3)之一輸入經由一第一節點N1(1,3)耦合至D-SW 150(1,3)之一D-SW正常節點152(1,3)。D-SW 150(1,3)之一輸入經由一存取控制邏輯線168(1,3)耦合至一存取控制邏輯。D-SW正常節點152(1,3)經由第一節點N1(1,3)耦合至TSV 102(1,3)。骨牌式節點154(1,3)經由D-SW線且經由第一節點N1(1,4)耦合至一TSV 102(1,4)。
D-SW 150之D-SW正常節點152可經由一第一節點N1耦合至TSV 102。D-SW 150之骨牌式節點154可經由一D-SW線且經由一相鄰骨牌式開關電路之第一節點N1耦合至相鄰骨牌式開關電路之TSV 102。D-SW 150之一控制輸入經由一第二節點N2耦合至各自SR之一輸出。T-SW 156之一輸入及一輸出可分別耦合至一Vdd/Vss信號線166且經由第一節點N1耦合至TSV 102。AND閘158之輸入經由一第二節點N2分別耦合至各自SR之一輸出且耦合至一TEn信號線164。AND閘158之一輸出耦合至T-SW 156之一控制輸入以啟動或取消啟動T-SW 156。
TSV 102之一輸入經由一第一節點N1耦合至D-SW 150之一D-SW正常節點152。D-SW 150之一輸入經由一存取控制邏輯線168耦合至一存取控制邏輯。D-SW正常節點152經由第一節點N1耦合至TSV 102。骨牌式節點154經由D-SW線且經由一相鄰骨牌式開關電路之第一節點N1耦合至相鄰骨牌式開關電路之一TSV 102。
D-SW 150可切換至一正常模式及一骨牌式模式之一者。D-SW 150之一控制輸入經由第二節點N2從各自SR接收一信號。由D-SW 150之控制輸入接收之信號從一暫存器線120提供至SR 108(3)。處於正常模式之D-SW 150由經由第二節點N2從各自SR接收之一非作用中信號控制。經由在正常模式中耦合至D-SW正常節點152之D-SW 150之一開關臂，經由第一節點N1將存取控制邏輯線168上之一信號提供至TSV 102。D-SW 150接收存取控制邏輯線168上之信號且經由耦合至D-SW正常節點152之D-SW 150之開關臂且經由第一節點N1將信號提供至TSV 102。換言之，D-SW 150之開關臂回應於經由第二節點N2從各自SR接收之非作用中信號而耦合至D-SW正常節點152。
在骨牌式模式中，D-SW 150之開關臂由經由第二節點N2從各自SR接收之一作用中信號控制。經由耦合至D-SW骨牌式節點154之D-SW 150之開關臂且經由相鄰骨牌式開關電路之第一節點N1將存取控制邏輯線168上之信號提供至相鄰骨牌式開關電路之TSV 102。換言之，D-SW 150接收存取控制邏輯線168上之信號且經由耦合至D-SW骨牌式節點154之D-SW 150之開關臂且經由相鄰骨牌式開關電路之第一節點N1將信號提供至相鄰骨牌式開關電路之TSV 102。D-SW 150之開關臂回應於經由第二節點N2從各自SR接收之作用中信號而耦合至D-SW骨牌式節點154。在其中一先前骨牌式開關電路之一D-SW 150亦處於骨牌式模式之一情況中，經由耦合至先前骨牌式開關電路之一D-SW骨牌式節點154之先前骨牌式開關電路之一D-SW 150之一開關臂、經由一D-SW線且經由第一節點N1將先前骨牌式開關電路之一存取控制邏輯線168上之一信號提供至TSV 102。
當回應於由AND閘158輸出之一非作用中信號而關閉T-SW 156時，T-SW 156之開關臂可經控制為打開。當由各自SR輸出之一信號及TEn信號線164上之信號之至少一者係非作用中時，由AND閘158輸出之一信號係非作用中。
當回應於由AND閘158輸出之一作用中信號而開啟T-SW 156時，T-SW 156之開關臂可經控制為閉合。當由各自SR輸出之信號及TEn信號線164上之信號兩者係作用中時，由AND閘158輸出之信號係作用中。
當由各自SR輸出之信號係作用中時，可經由AND閘158將TEn信號線164上之作用中信號提供至T-SW 156之控制輸入以藉此經由T-SW 156之閉合開關臂將Vdd/Vss信號線166上之信號提供至TSV 102。
在一實施例中，一種設備包括：複數個第一選擇線，其等各在一第一方向上延伸；複數個第二選擇線，其等各在一第二方向上延伸以交叉該複數個第一選擇線；及複數個貫穿基板通孔(TSV)單元，其等分別安置於該複數個第一選擇線與該複數個第二選擇線之相交點中；其中該複數個TSV單元之各TSV單元包括：一TSV；一開關，其耦合至該TSV；及一選擇電路，其耦合至該複數個第一選擇線之一相關聯者及該複數個第二選擇線之一相關聯者，該選擇電路經組態以回應於該複數個第一選擇線之該相關聯者及該複數個第二選擇線之該相關聯者之各者設定為一作用位準而控制該開關之一開關狀態。
在一實施例中，一種設備包括：複數個第一選擇線，其等在一第一方向上延伸；複數個第二選擇線，其等在一第二方向上延伸；複數個選擇電路，其等在該複數個第一選擇線與該複數個第二選擇線之各自相交點處耦合；及複數個貫穿基板通孔(TSV)，其等分別耦合至該複數個選擇電路，其中該複數個選擇電路分別耦合至複數個開關，且該等選擇電路之各者經組態以回應於該複數個第一選擇線之一相關聯者之一邏輯位準及該複數個第二選擇線之一相關聯者之一邏輯位準而控制該複數個開關之一相關聯者。
在一實施例中，一種設備包括：一信號線；複數個貫穿基板通孔(TSV)；複數個貫穿基板通孔(TSV)單元；其中該複數個TSV單元之各TSV單元與該複數個TSV之該等TSV之一各自TSV相關聯，且各TSV單元包括：一開關，其耦合至該各自TSV；一暫存器，其耦合至該信號線且經組態以將被提供至該暫存器之各自控制資訊儲存於該信號線上，該暫存器進一步耦合至該開關，其中該暫存器經組態以回應於儲存於該暫存器中之控制資訊而控制該開關之一開關狀態。
下文中將參考隨附圖式詳細說明本發明之各種實施例。下列詳細描述參考藉由繪示展示其中可實踐本發明之特定態樣及實施例之隨附圖式。足夠詳細地描述此等實施例以使熟習此項技術者能夠實踐本發明。在不脫離本發明之範疇的情況下，可利用其他實施例且可做出結構、邏輯及電改變。本文中揭示之各種實施例不一定相互排斥，此係因為一些所揭示實施例可與一或多個其他所揭示實施例組合以形成新實施例。
在一相關技術半導體裝置中，在用於在彼此堆疊之相鄰晶粒之間傳輸資料之TSV中，可發生一連接(例如，TSV)中之缺陷，諸如至相鄰佈線之不當連接、具有歸因於較差連接之高阻抗之開放終端及歸因於污染之高電阻。連接中之此等類型之缺陷可導致裝置之一降低良率。在相關技術中用於在(若干) TSV上發生錯誤時提供信號之(若干)冗餘TSV需要複雜佈線。複雜佈線佔據相關技術半導體裝置上之大量空間。
圖2係根據本發明之一實施例之一半導體裝置200之示意圖。半導體裝置200包含一記憶體胞陣列202、一存取控制電路204、一TSV陣列及一測試/骨牌式控制邏輯208。記憶體胞陣列202可儲存資料。存取控制電路204可對記憶體胞陣列202執行讀取及寫入操作。一TSV陣列206包含配置成一陣列之TSV且提供至存取控制邏輯204之耦合。一測試/骨牌式控制邏輯208可控制存取控制邏輯透過TSV陣列206之耦合。
圖3係根據本發明之一實施例之一TSV陣列300之一示意圖。在本發明之一些實施例中，TSV陣列300可包含於圖2之TSV陣列206中。
TSV陣列300包含配置成一陣列之複數個貫穿矽/基板通孔(TSV) 302且進一步包含複數個TSV單元306。TSV單元306之各者與一各自TSV 302彼此相關聯。TSV陣列300進一步包含各在一第一方向Direction1上延伸之複數個選擇線X1至X7及各在垂直於Direction1之一第二方向Direction2上延伸之複數個選擇線Y1至Y4。選擇線X1至X7之各者耦合至一各自暫存器310，且類似地，選擇線Y1至Y7之各者耦合至一各自暫存器310。暫存器310耦合至選擇線X1至X7且Y1至Y7耦合至一信號線320。暫存器310可定位於TSV 302之區域外部。在本發明之一些實施例中，暫存器310可為移位暫存器。
各TSV單元306耦合至兩個選擇線，特定言之，一個X選擇線(例如：316、317)及一個Y選擇線(例如：318、319)。TSV單元306在X選擇線與Y選擇線之一交叉點處。與針對各TSV單元包含一個暫存器及選擇線之一配置相比，X選擇線與Y選擇線之交叉點配置可藉由減少用於控制TSV單元306之選擇線之一數目及暫存器之一數目而係有利的。減少數目個選擇線及暫存器需要較少空間，且減少延伸在TSV之間且穿過TSV陣列之線之一數目。
TSV單元306耦合至一信號線312及一電壓線314。電壓線314可將一電壓(例如，一電力供應電壓Vdd、一參考電壓Vss或其他電壓)提供至TSV單元306之各者。信號線312及電壓線314在Direction2上延伸穿過TSV單元306且當在Direction1上延伸時耦合於陣列之末端處。例如，在圖3之TSV陣列300中，信號線312及電壓線314迂迴穿過TSV單元306，首先耦合至與選擇線Y1相關聯之TSV單元306且朝向從TSV單元306 (1,1)至TSV單元306 (7,1)之一方向行進，且接著耦合至與選擇線Y2相關聯之TSV單元306且朝向從TSV單元306 (7,2)至TSV單元306 (1,2)之一方向行進。信號線312及電壓線314在另一方向上穿過與選擇線Y3相關聯之TSV單元306返回且接著穿過與選擇線Y4相關聯之TSV單元306返回。
在操作中，控制資訊可係提供在信號線320上且經移位通過暫存器310以將各自控制資訊提供至暫存器310中之各者。例如，在圖3之TSV陣列300中，包含11個位元之控制資訊可係透過開始於暫存器310(Y4)之信號線320提供，且經逐位元循序移位通過用於選擇線Y3、Y2、Y1、X1、X2、X3、…至X7之暫存器直至由各暫存器310儲存一個位元。控制資訊控制是否將一各自選擇線設定為一作用位準或一非作用位準。例如，當一暫存器310儲存一高邏輯位準(例如，「1」邏輯位準)時，各自選擇線設定為一作用位準，且相反地，當一暫存器310儲存一低邏輯位準(例如，「0」邏輯位準)時，各自選擇線設定為一非作用位準。
如下文將更詳細描述，TSV單元306可用以改變至一TSV 302之一耦合，例如從一個TSV至一相鄰TSV。例如，當TSV單元之X選擇線及Y選擇線皆係設定為一作用位準時，各自TSV單元將耦合從其相關聯TSV移位至與一相鄰TSV單元相關聯之TSV。TSV 302中之一或多者可被指定為一冗餘TSV (在圖3中以交叉影線識別)。至一相鄰TSV之耦合包含至冗餘TSV之耦合。藉由改變TSV 302之耦合(包含至冗餘TSV)，可修復包含一缺陷TSV之一TSV陣列。
TSV陣列300在圖3中係展示為包含經配置成4 X 7 TSV 302之一陣列之28個TSV 302。然而，將瞭解，本發明之實施例不限於圖3中展示之TSV之特定數目或圖3中展示之TSV之特定配置。例如，在本發明之一些實施例中，於不脫離本發明之範疇的情況下，較大數目個TSV及TSV單元可被包含於一TSV陣列中。再者，本發明不限於圖3中展示之TSV單元306、選擇線X1至X7及Y1至Y4、信號線312、電壓線314、暫存器310，及信號線320之特定配置。
圖4係根據本發明之一實施例之複數個TSV單元400之一示意圖。圖4繪示兩個相鄰TSV單元406及408。TSV單元406可被描述為耦合於TSV單元408之「上游」。TSV單元408可被描述為耦合於TSV單元406之「下游」。在本發明之一些實施例中，TSV單元406及408可被包含於TSV陣列206 (圖2)中。在本發明之一些實施例中，TSV單元406及408可分別被包含於TSV單元306(1,1)及306(2,1) (圖3)中。
TSV單元406耦合至在一方向Direction1上延伸之一選擇線X1 418及在一方向Direction2上延伸之一選擇線Y1 416。TSV單元408耦合至在Direction1上延伸之一選擇線X2 420及選擇線Y1 416。TSV單元406及TSV單元408沿Direction2彼此相鄰。
TSV單元406包含耦合至一相關聯TSV 402之開關電路450及456 (亦被稱為開關450及開關456)。TSV單元406進一步包含耦合至選擇線X1 418及選擇線Y1 416之一選擇電路470。TSV單元406之選擇電路470亦經耦合以被提供對應於線414上之一邏輯位準(例如，對應於一低邏輯位準之一Vss電壓)之一恆定電壓。選擇電路470可被視為與選擇線X1 418及選擇線Y1 416相關聯。在圖4之本發明之實施例中，選擇電路470包含耦合至選擇線416及418之一邏輯閘462，且進一步包含一邏輯閘460。在圖4之選擇電路470中，邏輯閘462被展示為一AND邏輯閘且邏輯閘460被展示為一OR閘。然而，在本發明之其他實施例中，在不脫離本發明之範疇的情況下，包含於選擇電路470中之特定邏輯閘及電路可不同。選擇電路470基於選擇線416及418之邏輯位準控制開關450及456之狀態。例如，選擇電路470藉由對選擇線416及418之位準作出回應而控制開關450及456之狀態。
開關450包含一節點N 452及節點D 454且耦合至一信號線468。TSV 402耦合至節點N 452。相鄰於TSV單元406之TSV單元408耦合至節點D 454，特定言之TSV單元408之TSV 402。信號線468可耦合至其他電路。在本發明之一些實施例中，信號線468可耦合至存取控制邏輯，例如圖2之存取控制邏輯204。選擇電路470可導致開關450形成信號線468與TSV 402之間的一導電路徑或導致開關450形成信號線468與相鄰TSV單元408之間的一導電路徑。例如，當選擇線416及418之一者設定為一非作用位準(例如，一低邏輯位準)時，選擇電路470導致開關450形成信號線468與TSV 402之間的導電路徑，且當選擇線416及418兩者設定為一作用位準(例如，一高邏輯位準)時，選擇電路470導致開關450形成信號線468與相鄰TSV單元408之間的導電路徑。
開關456耦合至TSV 402且進一步耦合至一電壓線466。電壓線466可提供一電壓，例如一電力供應電壓Vdd、一參考電壓Vss或其他電壓。耦合至選擇電路470及一測試啟用選擇線464之一邏輯閘458 (例如，在一些實施例中，一AND邏輯閘)將一控制信號提供至開關456。選擇線464具有由被提供至選擇線464之一測試啟用信號TEn控制之一邏輯位準。選擇電路470可導致開關456形成電壓線466與TSV 402之間的一導電路徑。例如，當選擇線416及418兩者設定為一作用位準且選擇線464設定為一作用位準(例如，TEn信號係作用中)時，選擇電路470導致開關電路456形成電壓線466與TSV 402之間的一導電路徑。
TSV單元408類似於TSV單元406。例如，TSV單元408可包含類似於TSV單元406之電路。TSV單元408中之類似電路使用相同於TSV單元406中之元件符號參考。然而，TSV單元408之選擇電路470耦合至選擇線X2 420 (而非選擇線X1 418)且進一步耦合至TSV單元406，例如TSV單元406之選擇電路470。TSV單元408亦可耦合至類似於TSV單元406及408之另一相鄰TSV單元(圖4中未展示)。相鄰於TSV單元408之TSV單元將耦合至在Direction1上延伸之一各自選擇線(類似於選擇線418及420)及TSV單元408 (以類似於TSV單元408耦合至TSV單元406之一方式)。
當測試各自TSV 402之操作(諸如測試各自TSV 402之電阻)時，可使用TSV單元406及408。例如，假定待測試TSV單元406之TSV 402，測試啟用信號TEn係一作用位準，此將選擇線464設定為一作用位準，且選擇線416及418設定為一作用位準。因此，選擇電路導致開關456形成TSV 402與電壓線466之間的導電路徑，此提供例如用於測試TSV 402之電阻之一電壓。在測試期間，開關450不再形成信號線468與TSV 402之間的一導電路徑，藉此防止電壓線466之電壓被提供至信號線468。
TSV單元408之測試類似於如針對TSV單元406描述之測試。然而，選擇線420設定為一作用位準且與TSV單元406相關聯之選擇線418設定為一非作用位準。因此，TSV單元408之選擇電路470被提供來自TSV單元406之選擇電路470之一低邏輯位準，且TSV單元408之開關456形成電壓線466與其各自TSV 402之間的一導電路徑(且TSV單元406之開關456不形成電壓線466與其各自TSV 402之間的一導電路徑)。TSV單元408之開關450不形成其各自信號線468與TSV 402之間的一導電路徑。
TSV單元406及408亦可用於將一信號線與一TSV單元之一TSV之間的一耦合改變為TSV單元之信號線與一相鄰TSV單元之TSV之間的一耦合。例如，TSV單元406及408可用於將信號線468與TSV單元406之TSV 402之間的耦合改變為TSV單元406之信號線468與TSV單元408之TSV 402之間的一耦合。此一配置可用於將一輸入之一耦合從一TSV單元之一缺陷TSV移位至另一(例如，相鄰) TSV單元之一功能TSV。
針對下列實例，假定TSV單元406之TSV 402係缺陷的(例如，電阻過高)且TSV單元408之TSV 402係功能的。
如先前描述，當選擇線416或418之任一者設定為一非作用位準時，TSV單元406之選擇電路470導致其各自開關450形成相關聯信號線468與TSV 402之間的導電路徑。然而，當選擇線416及418兩者設定為一作用位準時，選擇電路470導致開關450形成信號線468與相鄰TSV單元408之間的導電路徑。
為改變與TSV單元406相關聯之信號線468與其各自TSV 402之間的耦合，選擇線416及418兩者設定為一作用位準。選擇電路470提供一輸出以導致開關450將信號線468之耦合從節點N 452改變為節點D 454。節點D 454耦合至相鄰TSV單元408之TSV 402(如線412所示)。因此，藉由將信號線468之耦合從節點N改變為節點D，選擇電路470已導致開關450形成與TSV單元406相關聯之信號線468與TSV單元408之TSV 402之間的一導電路徑。
歸因於TSV單元408之TSV 402耦合至與TSV單元406相關聯之信號線468，與TSV單元408相關聯之信號線468將需要耦合至另一TSV單元之TSV 402。正如TSV單元406及相鄰TSV單元408，TSV單元408之信號線468可耦合至一相鄰TSV單元之TSV 402。導致開關450將信號線468之耦合從節點N 452改變為節點D 454之TSV單元406之選擇電路470之輸出亦被提供至TSV單元408之選擇電路470。因此，TSV單元408之選擇電路470導致其各自開關450將與TSV單元408相關聯之信號線468之耦合從節點N 452改變為節點D 454，該信號線468可耦合至一相鄰TSV單元之一TSV (類似於先前針對TSV單元406及408描述)。
從具有一各自缺陷TSV之TSV單元開始至耦合至一冗餘TSV之一最後TSV單元之TSV單元皆將使各自開關電路將與TSV單元相關聯之一信號線耦合至一相鄰TSV單元之一TSV。最後TSV單元將使其各自信號線耦合至冗餘TSV。以此方式，可藉由將信號線之耦合移位至相鄰TSV單元之TSV而替換一缺陷TSV。
圖5係根據本發明之一實施例之複數個TSV單元500之一示意圖。圖5繪示兩個相鄰TSV單元507及509。TSV單元507可在TSV單元509之上游，且TSV單元509係在TSV單元507之下游。在本發明之一些實施例中，TSV單元507及509可包含於TSV陣列206 (圖2)中。在本發明之一些實施例中，TSV單元507及509可分別包含於TSV單元306(7,1)及306(7,2) (圖3)中。
TSV單元507耦合至在方向Direction1上延伸之一選擇線X7 519及在方向Direction2上延伸之一選擇線Y1 516。TSV單元509耦合至在Direction1上延伸之選擇線X7 519及在Direction2上延伸之一選擇線Y2 517。TSV單元507及TSV單元509沿Direction1彼此相鄰。
TSV單元507及509包含類似於先前參考圖4之TSV單元406及408描述之組件之組件。例如，TSV單元507包含耦合至一相關聯TSV 502之開關電路550及556 (亦被稱為開關550及開關556)。TSV單元507進一步包含耦合至選擇線X7 519及選擇線Y1 516之一選擇電路570。TSV單元507之選擇電路570亦經耦合以被提供對應於線514上之一邏輯位準(例如，對應於一低邏輯位準之一Vss電壓)之一恆定電壓。選擇電路570可被視為與選擇線X7 519及選擇線Y1 516相關聯。
TSV單元509類似於TSV單元507。例如，TSV單元509可包含類似於TSV單元507之電路。在TSV單元509中類似之電路使用相同於TSV單元507中之元件符號參考。然而，TSV單元509之選擇電路570耦合至選擇線X7 519及選擇線Y2 517。
在圖5之本發明之實施例中，選擇電路570包含耦合至選擇線516及519之一邏輯閘562，且進一步包含一邏輯閘560。在圖5之選擇中，邏輯閘562被展示為一AND邏輯閘且邏輯閘560被展示為一OR閘。然而，在本發明之其他實施例中，在不脫離本發明之範疇的情況下，包含於選擇電路570中之特定邏輯閘及電路可不同。選擇電路570基於選擇線516及518之邏輯位準控制開關550及556之狀態。例如，選擇電路570藉由對選擇線516及519之位準作出回應而控制開關550及556之狀態。
類似於圖4之開關450，開關550形成一信號線568與節點N 552或節點D 554之間的一導電路徑。節點N 552耦合至TSV 502且節點D 554耦合至TSV單元509之TSV 502(如線512所示)。選擇電路570導致開關550形成導電路徑。例如，當選擇線516或519之任一者設定為一非作用位準(例如，一低邏輯位準)時，選擇電路570導致TSV單元507之開關550形成信號線568與TSV 502之間的導電路徑，且當選擇線516及519兩者設定為一作用位準(例如，一高邏輯位準)時，選擇電路570導致開關550形成信號線568與相鄰TSV單元509之間的導電路徑。
類似於圖4之開關456，開關556形成一電壓線566與TSV 502之間的一導電路徑。電壓線566可提供一電壓，例如一電力供應電壓Vdd、一參考電壓Vss或其他電壓。耦合至選擇電路570及一測試啟用選擇線564之一邏輯閘558 (例如，在一些實施例中，一AND邏輯閘)將一控制信號提供至開關556。選擇線564具有由被提供至選擇線564之一測試啟用信號TEn控制之一邏輯位準。選擇電路570可導致開關556形成電壓線566與TSV 502之間的一導電路徑。例如，當選擇線516及518兩者設定為一作用位準且選擇線564設定為一作用位準(例如，TEn信號係作用中)時，選擇電路570導致開關電路556形成電壓線566與TSV 502之間的一導電路徑。
TSV單元507及509可用於測試各自TSV 408以及改變一信號線與一TSV單元之一TSV之間的一耦合，如先前參考圖4之TSV單元406及408描述。然而，與圖4之TSV單元406及408相比，圖5之TSV單元507及509沿Direction1彼此相鄰。一上游TSV單元可沿Direction2耦合至TSV單元507，類似於如先前針對TSV單元406及408之間的耦合描述。一下游TSV單元可沿Direction2耦合至TSV單元509，類似於先前針對TSV單元406及408之耦合描述。然而，相鄰TSV單元從TSV單元509沿Direction2之一前進係在與針對TSV單元406及408展示之方向相反之一方向上。TSV單元507及509可用於將一前進方向從耦合至TSV單元507之一上游TSV單元切換為耦合至TSV單元509之一下游TSV單元。在配置上類似於TSV單元507及509但定向於一相反方向上之TSV單元亦可用於將前進方向切換為一相反方向。
一般技術者將從TSV單元406、408、507及509之先前描述具有充分理解以理解TSV單元之電路之配置以提供此一前進。因而，為簡潔起見，將不提供TSV單元之一特定描述。
圖6係根據本發明之一實施例之一TSV陣列600之一示意圖。在本發明之一些實施例中，TSV陣列600可包含於圖2之TSV陣列206中。
TSV陣列600類似於圖3之TSV陣列300。TSV陣列600包含複數個TSV 602及複數個TSV單元606。TSV單元606之各者與一各自TSV 602彼此相關聯。TSV單元606耦合至一信號線612及一電壓線614。電壓線614可將一電壓(例如，一電力供應電壓Vdd、一參考電壓Vss或其他電壓)提供至TSV單元606之各者。然而，與圖3之TSV陣列300相比，圖6之TSV陣列600包含各耦合至一各自暫存器310之選擇線X1.1至X7.1 618及選擇線X1.2至X7.2 618，且進一步包含各耦合至一各自暫存器610之選擇線Y1.1至Y7.1 616及選擇線Y1.2至Y7.2 616。在本發明之一些實施例中，暫存器610可為移位暫存器。暫存器610可串聯耦合至信號線620。
各TSV單元606耦合至四個選擇線，特定言之，兩個X選擇線及兩個Y選擇線。類似於先前針對圖4之X選擇線及Y選擇線描述般使用X選擇線之一者(例如，X(x.1))及Y選擇線之一者(例如，Y(y.1))。另一X選擇線(例如，X(x.2))及另一Y選擇線(例如，Y(y.2))可用於啟動各自TSV電路之其他電路。例如，在本發明之一些實施例中，X選擇線X(x.2)及Y選擇線Y(y.2)可用於啟動與測試一相關聯TSV 602相關之各自TSV單元中之電路。
可以類似於先前參考圖3描述之一方式透過信號線620將控制資訊提供至暫存器610之各者。例如，在圖6之TSV陣列600中，包含22個位元之控制資訊可透過開始於暫存器410(Y4.1)之信號線420提供且逐位元循序移位通過用於選擇線Y4.2、Y3.1、Y3.2、…、X1.1、X1.2、X2.1、X2.2、…至X7.2之暫存器610直至由各暫存器儲存一個位元。控制資訊控制是否將一各自選擇線設定為一作用位準或一非作用位準。
TSV單元606可用於改變至一TSV 602之一耦合，例如從一個TSV至一相鄰TSV。例如，當TSV單元之X(x.1)選擇線及Y(y.1)選擇線皆設定為一作用位準時，各自TSV單元將耦合從其相關聯TSV移位至與一相鄰TSV單元相關聯之TSV。TSV 602之一或多者可被指定為一冗餘TSV (在圖6中以交叉影線識別)。至一相鄰TSV之耦合包含至冗餘TSV之耦合。藉由改變TSV 602之耦合(包含至冗餘TSV)，可修復包含一缺陷TSV之一TSV陣列。
TSV陣列600在圖3中被展示為包含配置成4 X 7 TSV 602之一陣列之28個TSV 602。然而，將瞭解，本發明之實施例不限於圖6中展示之TSV之特定數目或圖6中展示之TSV之特定配置。例如，在本發明之一些實施例中，在不脫離本發明之範疇的情況下，較大數目個TSV及TSV單元可包含於一TSV陣列中。再者，本發明並不將TSV單元606、選擇線X1.1至X7.1、X1.2至X7.2、Y1.1至Y7.1及Y1.2至Y4.2、信號線612、電壓線614、暫存器610及信號線620之特定配置限於圖6中展示之特定配置。
圖7係根據本發明之一實施例之複數個TSV單元700之一示意圖。圖7繪示兩個相鄰TSV單元706及708。TSV單元706係在TSV單元708之上游，且TSV單元708係在TSV單元706之下游。在本發明之一些實施例中，TSV單元706及708可包含於TSV陣列206 (圖2)中。在本發明之一些實施例中，TSV單元706及708可分別包含於TSV單元606(1,1)及606(2,1)(圖6)中。
TSV單元706及708可類似於先前參考圖4描述之TSV單元406及408。TSV單元706及708之各者包含一各自選擇電路770、開關750、開關756及邏輯閘758且與一各自TSV 702相關聯。TSV單元706之選擇電路770耦合至選擇線718(1.1)及716(1.1)且TSV單元708之選擇電路770耦合至選擇線718(2.1)及716(1.1)。一電壓線766耦合至TSV單元706及708之開關756且提供一電壓(例如，一電力供應電壓Vdd、一參考電壓Vss或其他電壓)。TSV單元706之選擇電路770亦經耦合以被提供對應於線714上之一邏輯位準(例如，對應於一低邏輯位準之一Vss電壓)之一恆定電壓。與圖3之TSV單元306及308相比，TSV單元706及708耦合至額外選擇線。例如，TSV單元706之邏輯閘758耦合至選擇線718(1.2)及716(1.2)且TSV單元708之邏輯閘耦合至選擇線718(2.2)及716(1.2)。
如由選擇電路770控制之開關電路750之操作類似於針對如由選擇電路470控制之開關電路450描述之操作。例如， 與TSV單元706相關聯之信號線768可耦合至TSV單元706之TSV 702或耦合至TSV單元708之TSV 702。選擇電路770導致開關750形成信號線768與TSV單元706之TSV 702之間或信號線768與TSV單元708之TSV 702之間的一導電路徑。
與參考圖4所描述之開關456相比，開關電路756是由各自選擇線718(x.2)及716(y.2)控制，而不是由經提供至選擇電路770及一測試啟用信號TEn之X選擇線及Y選擇線控制。例如，當各自選擇線718(x.2)及716(x.2)被設定為一作用位準時，開關756形成電壓線766與TSV 702之間之一導電路徑。然而，若選擇線718(x.2)或716(y.2)之任一者針對一TSV單元被設定為一非作用狀態，則開關756不形成電壓線766與TSV 702之間之一導電路徑。因此，可使用各自選擇線718(x.2)及716(y.2)來控制一TSV單元之一TSV 702的測試。
雖然參考圖7來描述沿Direction2相鄰配置之例示性TSV單元，但尚未明確描述沿Direction1相鄰配置之TSV單元。此等TSV單元將類似於參考圖5所描述之TSV單元507及509但係耦合至類似於參考圖7描述之額外選擇線(x.2)及(y.2)。
圖8係根據本發明之一實施例之一TSV陣列800之一示意圖。在本發明之一些實施例中，TSV陣列800可係包含於圖2之TSV陣列206中。
TSV陣列800包含經配置成一陣列之複數個TSV 802且進一步包含複數個TSV單元806。TSV單元806之各者與一各自TSV 802係彼此相關聯。TSV單元806之各者包含一各自暫存器808。暫存器808可用以儲存各自TSV單元806之控制資訊。在本發明之一些實施例中，暫存器808可為移位暫存器。
TSV單元806經耦合至一信號線812及一信號線820。信號線812可用以改變至TSV 802之耦合。信號線820經耦合至TSV單元806之暫存器808且可用以將控制資訊提供至暫存器808。信號線812及820延伸穿過TSV單元806(1,1)至TSV單元806(7,1)，且接著耦合至TSV單元806(7,2)以延伸穿過TSV單元至TSV單元806(1,2)。信號線812及820繼續迂迴穿過TSV單元306至一最後TSV單元306。
在操作中，控制資訊可被提供於信號線820上且經移位通過暫存器808，以將各自控制資訊提供至TSV單元806之各者。例如，在圖8之TSV陣列800中，控制資訊可係透過開始於TSV單元806(1,1)中之暫存器808的信號線820提供，且經逐位元循序移位通過TSV單元806之暫存器808直至到達最後TSV單元，此時，暫存器808之各者將儲存各自TSV單元的控制資訊。
如下文將更詳細描述，TSV單元806可用於改變至一TSV 802之一耦合，例如從一個TSV至一相鄰TSV。由儲存於暫存器808中之控制資訊控制一TSV 802由一相關聯TSV單元之耦合。例如，當一TSV單元之一暫存器808儲存對應於一作用位準之控制資訊時，各自TSV單元將耦合從其相關聯TSV移位至與一相鄰TSV單元相關聯之TSV。TSV 802之一或多者可被指定為一冗餘TSV (在圖8中以交叉影線識別)。至一相鄰TSV之耦合包含至冗餘TSV之耦合。藉由改變TSV 802之耦合(包含至冗餘TSV)，可修復包含一缺陷TSV之一TSV陣列。
TSV陣列800在圖8中被展示為包含配置成4 X 7 TSV 802之一陣列之28個TSV 802。然而，將瞭解，本發明之實施例不限於圖8中展示之TSV之特定數目或圖8中展示之TSV之特定配置。例如，在本發明之一些實施例中，在不脫離本發明之範疇的情況下，較大數目個TSV及TSV單元可包含於一TSV陣列中。再者，本發明並不將TSV單元806、暫存器808及信號線812及820之特定配置限於圖8中展示之特定配置。
與先前描述之TSV陣列300及600相比，TSV陣列800不包含用於控制TSV單元之交叉點選擇線及暫存器之配置。代替地，TSV陣列800包含各具有耦合至一信號線820之一各自暫存器808以提供控制資訊之TSV單元806。由暫存器808儲存之控制資訊用於控制各自TSV單元806，例如相關聯TSV 802之耦合。TSV陣列800可藉由不具有以一交叉點方式穿過TSV陣列之選擇線而提供一優點，此可降低電路佈局複雜性。
圖9係根據本發明之一實施例之複數個TSV單元900之一示意圖。圖9繪示兩個相鄰TSV單元906及910。TSV單元906係在TSV單元910之上游，且TSV單元910係在TSV單元906之下游。在本發明之一些實施例中，TSV單元906及910可包含於TSV陣列206 (圖2)中。在本發明之一些實施例中，TSV單元906及910可分別包含於TSV單元806(1,1)及806(2,1)(圖8)中。
TSV單元906及910可類似於先前參考圖4描述之TSV單元406及408。TSV單元906及910之各者包含開關950、開關956及邏輯閘958且與一各自TSV 902相關聯。然而，TSV單元906及910包含一各自暫存器908。暫存器908可被稱為TSV單元之一選擇電路。在本發明之一些實施例中，暫存器908可為一移位暫存器。暫存器908儲存由信號線920提供之控制開關950及956之狀態之控制資訊。例如，暫存器908儲存對控制資訊之位準作出回應之控制開關950及956之狀態之控制資訊。TSV單元906及910之暫存器908可串聯耦合至信號線920。
開關950耦合至一信號線968且可用於形成信號線968與TSV單元之TSV 902之間的一導電路徑或形成信號線968與一相鄰TSV單元之TSV 902之間的一導電路徑(例如，與TSV單元906相關聯之信號線968與TSV單元910之TSV 902之間的一導電路徑)。在本發明之一些實施例中，信號線968可耦合至存取控制邏輯，例如圖2之存取控制邏輯204。儲存於暫存器908中之控制資訊可用於控制TSV 902之耦合。例如，當暫存器908儲存具有一非作用位準(例如，一「0」邏輯位準)之控制資訊時，開關950可形成與TSV單元906相關聯之信號線968與TSV單元906之TSV 902之間的一導電路徑。相反地，當暫存器908儲存具有一作用位準(例如，一「1」邏輯位準)之控制資訊時，開關950可形成與TSV單元906相關聯之信號線968與相鄰TSV單元910之TSV 902之間的一導電路徑。
開關956耦合至TSV 902 (如先前描述)且進一步耦合至一電壓線966。電壓線966可提供一電壓，例如一電力供應電壓Vdd、一參考電壓Vss或其他電壓。耦合至暫存器908及一測試啟用選擇線964之一邏輯閘958 (例如，在一些實施例中，一AND邏輯閘)將一控制信號提供至開關956。選擇線964具有由被提供至選擇線964之一測試啟用信號TEn控制之一邏輯位準。暫存器908可儲存控制資訊，該控制資訊與選擇線964之位準組合可導致開關956形成電壓線966與TSV 402之間的一導電路徑。例如，當暫存器908儲存具有一作用位準之控制資訊且TEn信號將選擇線964設定為一作用位準時，開關電路956形成電壓線966與TSV 902之間的一導電路徑。
TSV單元910類似於TSV單元906。例如，TSV單元910可包含類似於TSV單元906之電路。在TSV單元910中類似之電路使用相同於TSV單元906中之元件符號參考。TSV單元910亦可耦合至類似於TSV單元906及910之另一相鄰TSV單元(圖9中未展示)。相鄰於TSV單元910之TSV單元將包含一暫存器908，該暫存器908亦耦合至信號線920以接收控制資訊。
當測試各自TSV 902之操作(諸如測試各自TSV 902之電阻)時，可以類似於先前參考圖4之TSV單元406及408描述之一方式使用TSV單元906及910。然而，取代使用X選擇線及Y選擇線，控制資訊可連同提供在信號線964上以控制測試之一作用測試啟用信號TEn一起儲存於各自暫存器908中。
如先前描述，TSV單元906及910亦可用於將一信號線968與一TSV單元之一TSV 902之間的一耦合改變為TSV單元之信號線968與一相鄰TSV單元之TSV 902之間的一耦合。例如，TSV單元906及910可用於將信號線968與TSV單元906之TSV 902之間的耦合改變為信號線968 (其與TSV單元906相關聯)與TSV單元910之TSV 902之間的一耦合。此一配置可用於將一輸入之一耦合從一個TSV單元之一缺陷TSV移位至另一(例如，相鄰) TSV單元之一功能TSV。例如，從具有一各自缺陷TSV之TSV單元至耦合至一冗餘TSV之一最後TSV單元之TSV單元皆將使各自開關電路將與TSV單元相關聯之一信號線耦合至一相鄰TSV單元之一TSV。最後TSV單元將使其各自信號線耦合至冗餘TSV。以此方式，可藉由將信號線之耦合移位至相鄰TSV單元之TSV而替換一缺陷TSV。
圖10係根據本發明之一實施例之複數個TSV單元1000之一示意圖。圖10繪示兩個相鄰TSV單元1007及1009。TSV單元1007係在TSV單元1009之上游，且TSV單元1009係在TSV單元1007之下游。在本發明之一些實施例中，TSV單元1007及1009可包含於TSV陣列206 (圖2)中。在本發明之一些實施例中，TSV單元1007及1009可分別包含於TSV單元806(7,1)及806(7,2)(圖8)中。
TSV單元1007及1009包含類似於先前參考圖9之TSV單元906及910描述之組件之組件。例如，TSV單元1007及1009包含耦合至一相關聯TSV 1002之開關電路1050及1056 (亦被稱為開關1050及開關1056)。TSV單元1007及1009亦包含一各自暫存器1008。暫存器1008可被稱為TSV單元之一選擇電路。在本發明之一些實施例中，暫存器1008可為一移位暫存器。正如TSV單元906及910之暫存器908，暫存器1008儲存由一信號線1020提供之控制開關1050及1056之狀態之控制資訊。
類似於圖9之開關950，開關1050形成一TSV單元之一信號線1068與該TSV單元之TSV 1002或一相鄰TSV單元之TSV 1002之間的導電路徑。由暫存器1008儲存之控制資訊導致致開關550形成導電路徑。例如，當控制資訊設定為一非作用位準(例如，一低邏輯位準)時，導致開關1050形成信號線1068與相關聯於相同TSV單元之TSV 1002之間的導電路徑。相比之下，當控制資訊設定為一作用位準(例如，一高邏輯位準)時，導致開關1050形成信號線1068與相鄰TSV單元1009之TSV 1002之間的導電路徑。
類似於圖9之開關956，開關1056形成一電壓線1066與TSV 1002之間的一導電路徑。電壓線1066可提供一電壓，例如一電力供應電壓Vdd、一參考電壓Vss或其他電壓。耦合至暫存器1008及一測試啟用選擇線1064之一邏輯閘1058 (例如，在一些實施例中，一AND邏輯閘)將一控制信號提供至開關1056。選擇線1064具有由被提供至選擇線1064之一測試啟用信號TEn控制之一邏輯位準。由暫存器1008儲存之控制資訊與選擇線1064之位準組合可導致開關1056形成電壓線1066與TSV 1002之間的一導電路徑。例如，當控制資訊設定為一作用位準且選擇線1066設定為一作用位準(例如，TEn信號係作用中)時，導致開關電路1056形成電壓線1066與TSV 1002之間的一導電路徑。
類似於TSV單元906及910，TSV單元1007及1009可用於測試各自TSV 1002以及改變一信號線1068與一TSV單元之一TSV 1002之間的一耦合，如先前參考圖9之TSV單元906及910描述。然而，與圖9之TSV單元906及910相比，圖10之TSV單元1007及1009沿Direction1彼此相鄰。一上游TSV單元可沿Direction2耦合至TSV單元1007，類似於如先前針對TSV單元906及910之間的耦合描述。一下游TSV單元可沿Direction2耦合至TSV單元1009，類似於先前針對TSV單元906及910之耦合描述。然而，相鄰TSV單元從TSV單元1009沿Direction2之一前進係在與針對TSV單元906及910展示之方向相反之一方向上。TSV單元1007及1009可用於將一前進方向從耦合至TSV單元1007之一上游TSV單元切換為耦合至TSV單元1009之一下游TSV單元。在配置上類似於TSV單元1007及1009但定向於一相反方向上之TSV單元亦可用於將前進方向切換為一相反方向。
一般技術者將從TSV單元906、910、1007及1009之先前描述具有充分理解以理解TSV單元之電路之配置以提供此一前進。因而，為簡潔起見，將不提供TSV單元之一特定描述。
圖11係根據本發明之一實施例之一TSV陣列1100之一示意圖。在本發明之一些實施例中，TSV陣列1100可包含於圖2之TSV陣列206中。
TSV陣列1100包含複數個TSV 1102及複數個TSV單元1106。TSV單元1106之各者與一各自TSV 1102彼此相關聯。TSV單元1106之各者包含一各自暫存器1108。暫存器1108可用於儲存各自TSV單元1106之控制資訊。在本發明之一些實施例中，暫存器1108可為移位暫存器。TSV單元1106耦合至一信號線1112及一信號線1120。信號線1112可用於改變至TSV 1102之耦合。信號線1120耦合至TSV單元1106之暫存器1108且可用於將控制資訊提供至暫存器1108。信號線1112沿方向2延伸穿過一列之TSV單元1106。TSV單元1106之各列耦合至一各自信號線1112。信號線1120延伸穿過TSV單元1106(1,1)至TSV單元1106(7,1)且接著耦合至TSV單元1106(7,2)以延伸穿過TSV單元至TSV單元1106(1,2)。信號線1120繼續迂迴穿過TSV單元1106至一最後TSV單元1106。
TSV陣列1100類似於圖8之TSV陣列800。然而，取代TSV 1102之一者被指定為一冗餘TSV 1104(例如，一最後TSV)，TSV陣列之多個TSV 1102被指定為一冗餘TSV 1104。在圖11之實例中，TSV之各列之一最後TSV 1102被指定為一冗餘TSV 1104。一列之TSV單元可用於改變TSV之一耦合以校正該列中之一缺陷TSV。例如，各列可具有一各自缺陷TSV 1102，其可藉由改變TSV 1102之耦合以包含TSV單元之列之末端處之冗餘TSV 1104而被繞開。
可以類似於先前參考圖8描述之一方式透過信號線1120將控制資訊提供至暫存器1108之各者。在操作中，控制資訊可提供在信號線1120上且移位通過暫存器1108以將各自控制資訊提供至TSV單元1106之各者。例如，在圖11之TSV陣列1100中，控制資訊可透過開始於TSV單元1106(1,1)中之暫存器1108之信號線1120提供且逐位元循序移位通過TSV單元1106之暫存器1108直至到達最後TSV單元，此時，暫存器1108之各者將儲存各自TSV單元之控制資訊。
圖12係根據本發明之一實施例之複數個TSV單元1200之一示意圖。圖12繪示TSV單元1206、1207及1208。TSV單元1207係在TSV單元1206之下游，且TSV單元1208係在TSV單元1207之下游。TSV單元1207係在TSV單元1208之上游，且TSV單元1206係在TSV單元1207之上游。在本發明之一些實施例中，TSV單元1206、1207及1208可包含於TSV陣列206 (圖2)中。在本發明之一些實施例中，TSV單元1206、1207及1208可分別包含於TSV單元1106(1,1)、1106(2,1)、1106(7,1)(圖11)中。
TSV單元1206、1207及1208之各者可類似於先前參考圖9描述之TSV單元906及910。TSV單元1206、1207及1208之各者包含暫存器1208、開關1250、開關1256及邏輯閘1258且與一各自TSV 1202相關聯。暫存器1208耦合至一信號線1220。TSV單元1208之TSV 1202被指定為一冗餘TSV。
用於改變TSV 1202之耦合且用於將一電壓線1266耦合至TSV 1202之TSV單元1206、1207及1208之操作類似於先前針對TSV單元906及910描述之操作，且為簡潔起見未提供此描述。
如先前參考圖11描述，包含被指定為TSV單元之各列之一冗餘TSV之一TSV(例如，TSV單元1208之TSV 1202 )可有利地容許在一TSV陣列之各列中修復一缺陷TSV。
儘管已在某些較佳實施例及實例之內容脈絡中揭示本發明，然熟習此項技術者將理解，本發明擴展超出特定揭示實施例而至其他替代實施例及/或本發明之用途及本發明之明顯修改及等效物。另外，熟習此項技術者將基於本發明容易明白在本發明之範疇內之其他修改。亦預期可形成實施例之特定特徵及態樣之各種組合或子組合且其等仍落在本發明之範疇內。應理解，所揭示實施例之各種特徵及態樣可彼此組合或取代以形成本發明之不同模式。因此，預期本文中揭示之本發明之至少一些之範疇不應受限於上文描述之特定所揭示實施例。
100:貫穿基板通孔(TSV)陣列 102:貫穿基板通孔(TSV) 104:冗餘貫穿基板通孔(TSV) 106:測試骨牌式開關電路(TD-SW) 108:移位暫存器(SR) 116:控制線 120:暫存器線 150:D-SW 152:D-SW正常節點N 154:D-SW骨牌式節點D 156:T-SW 158:AND閘 164:TEn信號線 166:汲極電壓/源極電壓(Vdd/Vss)信號線 168:存取控制邏輯線 200:半導體裝置 202:記憶體胞陣列 204:存取控制電路 206:貫穿基板通孔(TSV)陣列 208:測試/骨牌式控制邏輯 300:貫穿基板通孔(TSV)陣列 302:貫穿矽/基板通孔(TSV) 306:貫穿基板通孔(TSV)單元 310:暫存器 312:信號線 314:電壓線 316:X選擇線 317:X選擇線 318:Y選擇線 319:Y選擇線 320:信號線 400:TSV單元 402:貫穿基板通孔(TSV) 406:貫穿基板通孔(TSV)單元 408:貫穿基板通孔(TSV)單元 412:線 414:線 416:選擇線Y1 418:選擇線X1 420:選擇線X2 450:開關電路/開關 452:節點N 454:節點D 456:開關電路/開關 458:邏輯閘 460:邏輯閘 462:邏輯閘 468:信號線 470:選擇電路 500:TSV單元 502:貫穿基板通孔(TSV) 507:貫穿基板通孔(TSV)單元 509:貫穿基板通孔(TSV)單元 512:線 514:線 517:選擇線Y2 519:選擇線X7 550:開關電路/開關 552:節點N 554:節點D 556:開關電路/開關 558:邏輯閘 560:邏輯閘 562:邏輯閘 564:選擇線 566:電壓線 568:信號線 570:選擇電路 600:貫穿基板通孔(TSV)陣列 602:貫穿基板通孔(TSV) 606:貫穿基板通孔(TSV)單元 610:暫存器 612:信號線 614:電壓線 620:信號線 700:TSV單元 702:貫穿基板通孔(TSV) 706:貫穿基板通孔(TSV)單元 708:貫穿基板通孔(TSV)單元 714:線 716:選擇線 718:選擇線 750:開關/開關電路 756:開關/開關電路 758:邏輯閘 768:信號線 770:選擇電路 800:貫穿基板通孔(TSV)陣列 802:貫穿基板通孔(TSV) 806:貫穿基板通孔(TSV)單元 808:暫存器 812:信號線 820:信號線 900:TSV單元 902:貫穿基板通孔(TSV) 906:貫穿基板通孔(TSV)單元 908:暫存器 910:貫穿基板通孔(TSV)單元 920:信號線 950:開關 956:開關 958:邏輯閘 964:測試啟用選擇線 966:電壓線 968:信號線 1000:TSV單元 1002:貫穿基板通孔(TSV) 1007:貫穿基板通孔(TSV)單元 1008:暫存器 1009:貫穿基板通孔(TSV)單元 1020:信號線 1050:開關電路/開關 1056:開關電路/開關 1058:邏輯閘 1064:測試啟用選擇線 1066:電壓線 1068:信號線 1100:貫穿基板通孔(TSV)陣列 1102:貫穿基板通孔(TSV) 1104:冗餘TSV 1106:貫穿基板通孔(TSV)單元 1108:暫存器 1112:信號線 1120:信號線 1200:TSV單元 1202:貫穿基板通孔(TSV) 1206:貫穿基板通孔(TSV)單元 1207:貫穿基板通孔(TSV)單元 1208:貫穿基板通孔(TSV)單元 1220:信號線 1250:開關 1256:開關 1258:邏輯閘 1266:電壓線 N1:第一節點 N2:第二節點
為容易地識別任何特定元件或行動之論述，一元件符號中之最高有效數位或若干數位係指首次介紹 該元件之圖號。
圖1係一TSV陣列及一測試骨牌式開關電路之一示意圖。
圖2係根據本發明之一實施例之一記憶體系統之一示意圖。
圖3係根據本發明之一實施例之一TSV陣列之一示意圖。
圖4係根據本發明之一實施例之TSV單元之一示意圖。
圖5係根據本發明之一實施例之複數個貫穿矽/基板通孔(TSV)單元之一示意圖。
圖6係根據本發明之一實施例之一TSV陣列600之一示意圖。
圖7係根據本發明之一實施例之複數個TSV單元之一示意圖。
圖8係根據本發明之一實施例之一TSV陣列800之一示意圖。
圖9係根據本發明之一實施例之複數個貫穿矽/基板通孔(TSV)單元之一示意圖。
圖10係根據本發明之一實施例之複數個貫穿矽/基板通孔(TSV)單元之一示意圖。
圖11係根據本發明之一實施例之一TSV陣列1100之一示意圖。
圖12係根據本發明之一實施例之複數個TSV單元之一示意圖。
400:TSV單元
402:貫穿基板通孔(TSV)
406:貫穿基板通孔(TSV)單元
408:貫穿基板通孔(TSV)單元
412:線
414:線
416:選擇線Y1
418:選擇線X1
420:選擇線X2
450:開關電路/開關
452:節點N
454:節點D
456:開關電路/開關
458:邏輯閘
460:邏輯閘
462:邏輯閘
468:信號線
470:選擇電路
N1:第一節點
N2:第二節點

Claims (20)

  1. 一種半導體設備，其包括：複數個第一選擇線，其等各在一第一方向上延伸；複數個第二選擇線，其等各在一第二方向上延伸以交叉該複數個第一選擇線；及複數個貫穿基板通孔(TSV)單元，其等分別經安置於該複數個第一選擇線與該複數個第二選擇線之相交點中；其中該複數個TSV單元之各TSV單元包括：一TSV；一開關，其經耦合至該TSV；及一選擇電路，其經耦合至該複數個第一選擇線中之一相關聯者及該複數個第二選擇線中之一相關聯者，該選擇電路經組態以回應於該複數個第一選擇線之該相關聯者及該複數個第二選擇線之該相關聯者之各者被設定為一作用位準而控制該開關之一開關狀態。
  2. 如請求項1之設備，其中該開關係***於該TSV與一電壓線之間；且其中該選擇電路經進一步組態以回應於該複數個第一選擇線中之該相關聯者及該複數個第二選擇線中之該相關聯者之各者被設定為該作用位準而導致該開關形成該TSV與該電壓線之間之一導電路徑。
  3. 如請求項1之設備， 其中該開關包含經耦合至該TSV之一第一節點、經耦合至一相鄰TSV單元之一第二節點，及經耦合至一信號線之一第三節點；且其中該選擇電路徑進一步組態以回應於該複數個第一選擇線中之該相關聯者及該複數個第二選擇線中之該相關聯者之至少一者被設定為一非作用位準而導致該開關形成該TSV與該信號線之間之一第一導電路徑，該選擇電路經進一步組態以回應於該複數個第一選擇線中之該相關聯者及該複數個第二選擇線中之該相關聯者之各者被設定為該作用位準而導致該開關形成該相鄰TSV單元與該信號線之間之一第二導電路徑。
  4. 如請求項1之設備，其中該設備進一步包括：複數個第三選擇線，其等各在該第一方向上延伸；及複數個第四選擇線，其等各在該第二方向上延伸；其中該複數個TSV單元之各TSV單元進一步包括經耦合至該TSV之一額外開關；且其中該選擇電路進一步經耦合至該複數個第三選擇線中之一相關聯者及該複數個第四選擇線中之一相關聯者，該選擇電路經進一步組態以回應於該複數個第三選擇線中之該相關聯者及該複數個第四選擇線中之該相關聯者之各者被設定為一作用位準而控制該額外開關之一開關狀態。
  5. 如請求項1之設備，其中經耦合至該TSV之該開關經組態以回應於該複數個第一選擇線中之該相關聯者及該複數個第二選擇線中之該相關聯者被設定為一非作用位準而取消啟動。
  6. 如請求項1之設備，其中該複數個TSV單元之各TSV單元進一步包括經耦合至該TSV之一額外開關。
  7. 如請求項1之設備，其中該開關經耦合至一信號線，且其中該選擇電路經進一步組態以回應於該複數個第一選擇線中之該相關聯者及該複數個第二選擇線中之該相關聯者之至少一者被設定為一非作用位準而控制該開關以形成該信號線與該TSV間之一導電路徑。
  8. 如請求項7之設備，其中回應於該複數個第一選擇線中之該相關聯者及該複數個第二選擇線中之該相關聯者之該至少一者被設定為一非作用位準，該選擇電路控制該開關取消啟動，且由該經取消啟動開關形成該信號線與該TSV之間之該導電路徑。
  9. 如請求項1之設備，其中該選擇電路經進一步組態以控制該開關之該開關狀態，以回應於該複數個第一選擇線中之該相關聯者及該複數個第二選擇線中之該相關聯者之各者被設定為該作用位準而形成與相鄰於該TSV之另一TSV之一導電路徑
  10. 如請求項9之設備，進一步包括分別經耦合至該複數個TSV單元之複數個信號線，其中該經啟動開關形成該信號線與相鄰於該TSV之該另一TSV之間之該導電路徑。
  11. 一種半導體設備，其包括：複數個第一選擇線，其等在一第一方向上延伸；複數個第二選擇線，其等在一第二方向上延伸；複數個選擇電路，其等係在該複數個第一選擇線與該複數個第二選擇線之各自相交點處耦合；及複數個貫穿基板通孔(TSV)，其等分別經耦合至該複數個選擇電路，其中該複數個選擇電路分別經耦合至複數個開關，且該等選擇電路中之各者經組態以回應於該複數個第一選擇線中之一相關聯者之一邏輯位準及該複數個第二選擇線中之一相關聯者之一邏輯位準而控制該複數個開關中之一相關聯者。
  12. 如請求項11之設備，其中該複數個開關之各開關經耦合至一信號線，且其中該複數個選擇電路之至少一個選擇電路經進一步組態以回應於該複數個第一選擇線中之至少一個相關聯第一選擇線及該複數個第二選擇線中之至少一個相關聯第二選擇線被設定為一非作用位準而導致該複數個開關中之至少一個相關聯開關形成該複數個TSV中之至少一個相關聯TSV與該複數個信號線中之至少一個相關聯信號線之間之一第一導電路徑。
  13. 如請求項12之設備，其中該複數個選擇電路中之至少一個其他選擇電路經進一步組態以回應於該複數個第一選擇線中之至少一個相關聯第一選擇線及該複數個第二選擇線中之至少一個相關聯第二選擇線之各者被設 定為一作用位準而導致該複數個開關中之至少一個相關聯開關形成相鄰於該複數個TSV中之至少一個相關聯TSV之一TSV與該複數個信號線中之至少一個相關聯信號線之間之一第二導電路徑。
  14. 如請求項11之設備，其中該複數個TSV中之至少一個TSV回應於該複數個開關中之該相關聯者之一啟動而透過該複數個開關之該相關聯者耦合至一電壓線。
  15. 如請求項14之設備，其中該複數個TSV中之至少一個TSV回應於該複數個第一選擇線中之該相關聯者及該複數個第二選擇線中之該相關聯者之各者之一作用位準而被耦合至一電壓線。
  16. 如請求項11之設備，其中該複數個TSV分別經進一步耦合至複數個額外開關。
  17. 一種半導體設備，其包括：一信號線；複數個貫穿基板通孔(TSV)；複數個貫穿基板通孔(TSV)單元；其中該複數個TSV單元之各TSV單元係與該複數個TSV之該等TSV之一各自TSV相關聯，且各TSV單元包括：一開關，其經耦合至該各自TSV；一暫存器，其經耦合至該信號線且經組態以將被提供至該暫存器 之各自控制資訊儲存於該信號線上，該暫存器進一步經耦合至該開關，其中該暫存器經組態以回應於經儲存於該暫存器中之控制資訊來控制該開關之一開關狀態。
  18. 如請求項17之設備，其中該開關經耦合至另一信號線，其中該暫存器回應於經儲存於該暫存器中之該控制資訊被設定為一非作用位準而控制該開關取消啟動，且其中該暫存器經進一步組態以回應於該控制資訊被設定為該非作用位準而控制該開關形成該TSV與該另一信號線之間之一第一導電路徑。
  19. 如請求項17之設備，其中該開關經耦合至另一信號線，其中該暫存器回應於經儲存於該暫存器中之該控制資訊被設定為一作用位準而控制該開關啟動，且其中該暫存器經進一步組態以回應於該控制資訊被設定為該作用位準而控制該開關不形成該TSV與該另一信號線之間之一第一導電路徑。
  20. 如請求項19之設備，其中當該開關經控制以啟動時，該開關經組態以形成該另一信號線與該複數個TSV單元中之一相鄰TSV單元之間之一第二導電路徑。
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