KR20130072869A

KR20130072869A - 프리차지 회로 및 비휘발성 메모리 장치

Info

Publication number: KR20130072869A
Application number: KR1020110140480A
Authority: KR
Inventors: 김상환
Original assignee: 에스케이하이닉스 주식회사
Priority date: 2011-12-22
Filing date: 2011-12-22
Publication date: 2013-07-02
Also published as: US8885427B2; US20130163362A1

Abstract

본 발명에 따른 프리차지 회로는, 프리차지 동작시 데이터 라인에 프리차지 전압단의 전압을 인가하는 프리차지부; 및 상기 프리차지 전압단의 전압 레벨이 임계범위를 벗어나면 상기 프리차지부를 비활성화하는 감지부를 포함할 수 있다.

Description

프리차지 회로 및 비휘발성 메모리 장치{PRECHARGE CIRCUIT AND NON-VOLATILE MEMORY DEVICE}

본 발명은 데이터 라인에 프리차지 전압을 공급하는 프리차지 회로에 관한 것이다.

데이터 라인을 통해 데이터를 입/출력하는 집적회로 칩은 데이터의 입력 또는 출력동작 중 어느 하나의 동작이 완료된 이후 다음 동작을 수행하기 이전에 데이터 라인을 프리차지하기 위해 프리차지 회로를 사용한다.

도 1은 프리차지 회로를 포함하는 종래의 비휘발성 메모리 장치를 나타낸 도면이다. 도 1에 도시된 비휘발성 메모리 장치는 다수의 페이지 버퍼(10_0~10_N), 프리차지부(20) 및 센스앰프(30)를 포함한다.

프리차지부(20)는 프리차지 동작 시에 정/부 로컬 입출력 라인(LIO, LIOB) 각각에 프리차지 전압단(PVND)의 전압을 인가한다. 도 1에서는 프리차지 전압단(PVND)의 전압이 코어 전압(VCC)인 경우를 예시하였다. 구체적으로 프리차지 신호가 하이 레벨인 구간 동안(반전 프리차지 신호(PCGB)가 로우 레벨인 구간 동안)에 프리차지 전압단(PVND)의 전압(VCC)은 로컬 입출력 라인(LIO, LIOB) 각각에 인가된다. 여기서 반전 프리차지 신호(PCGB)는 프리차지 신호와 위상이 반대인 신호이다. 그로 인해, 프리차지 동작 시 정/부 로컬 입출력 라인(LIO, LIOB)의 전압 레벨은 코어 전압(VCC) 레벨과 동일해진다.

다수의 페이지 버퍼(10_0~10_N)는 메모리 셀 어레이(미도시)에 데이터(D0~DN)를 저장하는 프로그램 동작 및 메모리 셀 어레이(미도시)로부터 데이터(D0~DN)를 독출하는 리드 동작을 수행한다. 도 1에 도시된 다수의 페이지 버퍼(10_0~10_N) 각각은 두 개의 인버터(I1, I2)로 구성된 래치를 포함한다. 다수의 페이지 버퍼(10_0~10_N)는 메모리 셀 어레이(미도시)로부터 독출된 데이터(D0~DN)를 래치하고, 컬럼 선택신호(CS<0:N>)가 활성화되면 래치되어 있던 데이터(D0~DN)를 정/부 로컬 입출력 라인(LIO, LIOB)으로 전달한다. 여기서 컬럼 선택신호(CS<0:N>)는 도 2에 도시된 컬럼 디코더(15)를 통해 생성된다. 즉, 컬럼 디코더(15)는 입력된 컬럼 어드레스(CA<0:M>)를 디코딩하여 컬럼 선택신호(CS<0:N>)를 생성하고 생성된 컬럼 선택신호(CS<0:N>) 중 일부를 하이 레벨(코어 전압(VCC) 레벨)로 활성화한다.

센스앰프(30)는 정/부 로컬 입출력 라인(LIO, LIOB)의 전위차를 감지하여 증폭하고, 증폭된 데이터를 글로벌 데이터 라인(GIO)로 전달한다.

도 3a는 도 1에 도시된 비휘발성 메모리 장치의 정상적인 리드 동작을 나타내는 타이밍도이다.

먼저 프리차지 구간(T_PCG) 동안 반전 프리차지 신호(PCGB)는 로우 레벨이다. 로우 레벨의 반전 프리차지 신호(PCGB)에 응답해 프리차지부(20)의 피모스 트랜지스터(P1, P2)가 턴온되어 프리차지 전압단(PVND)의 전압(VCC)이 정/부 로컬 입출력 라인(LIO, LIOB) 각각에 인가된다. 따라서, 프리차지 구간(T_PCG) 동안 정/부 로컬 입출력 라인(LIO, LIOB) 각각의 전압 레벨은 코어 전압(VCC)이 된다.

그리고 센싱 구간(T_SEN)에서 반전 프리차지 신호(PCGB)는 하이 레벨로 천이된다. 하이 레벨의 반전 프리차지 신호(PCGB)에 응답해 프리차지부(20)의 피모스 트랜지스터(P1, P2)는 턴오프된다. 따라서, 프리차지 전압단(PVND)의 전압(VCC)은 더 이상 정/부 로컬 입출력 라인 쌍(LIO, LIOB)에 인가되지 않는다.

한편, 입력된 컬럼 어드레스(CA<0:M>)가 디코딩되어 컬럼 선택신호(CS<0:N>)가 생성되고 그 중 컬럼 어드레스(CA<0:M>)에 의해 지정된 페이지 버퍼에 대응하는 컬럼 선택신호(CS<0>)가 센싱 구간(T_SEN) 동안 하이 레벨로 활성화된다. 도 3a에서는 0번째 컬럼 선택신호(CS<0>)가 센싱 구간(T_SEN) 동안 하이 레벨로 활성화된 경우를 예시하였다. 0번째 컬럼 선택신호(CS<0>)가 하이 레벨로 활성화되면, 0번째 컬럼 선택신호(CS<0>)에 대응하는 0번째 페이지 버퍼(10_0)의 엔모스 트랜지스터(N1, N2)가 턴온되어 0번째 페이지 버퍼(10_0)에 래치되어 있던 데이터(D0, /D0)가 정/부 로컬 입출력 라인(LIO, LIOB)으로 전달된다. 이하에서는 설명의 편의를 위해 0번째 페이지 버퍼(10_0)에 래치되어 있던 데이터(D0)가 하이 레벨인 경우(반전 데이터(/D0)는 로우 레벨인 경우)를 예로 들어 설명한다. 하이 레벨의 0번째 컬럼 선택신호(CS<0>)에 응답하여 엔모스 트랜지스터(N1)는 턴온되고, 반전 데이터(/D0)가 부 로컬 입출력라인(LIOB)으로 전달된다. 로우 레벨 즉 접지전압(VSS) 레벨의 반전 데이터(/D0)가 부 로컬 입출력라인(LIOB)에 전달됨으로 인해, 부 로컬 입출력 라인(LIOB)의 전압 레벨은 떨어지게 된다.

반면, 0번째 페이지 버퍼(10_0)의 엔모스 트랜지스터(N2)를 통해 코어 전압(VCC)과 동일한 하이 레벨의 데이터(D0)가 전달되는 정 로컬 입출력 라인(LIO)의 전압 레벨은 코어 전압(VCC) 레벨을 유지하게 된다.

이로 인해, 정/부 로컬 입출력 라인(LIO, LIOB) 간의 전위차(dV)가 발생하게 되고, 하이 레벨로 활성화된 증폭 활성화 신호(SA_EN)에 응답해 센스앰프(30)는 정/부 로컬 입출력 라인(LIO, LIOB) 간의 전위차(dV)를 감지하여 증폭하고, 글로벌 글로벌 입출력라인(GIO)으로 전달한다

한편, 프리차지 전압단(PVND)의 전압(VCC) 레벨이 일정하게 유지되지 않으면 정확한 센싱 동작을 보증하지 못하게 된다. 특히, 비휘발성 메모리 장치는 다수의 페이지 버퍼(10_0~10_N)를 이용해 한 페이지(page) 단위로 메모리 셀 어레이(미도시)의 데이터를 동시에 억세스하므로 전류 소모가 많게 되고 그로 인해 파워 드롭(power drop)이 발생하게 된다. 만약 다수의 페이지 버퍼(10_0~10_N)가 동시에 메모리 셀 어레이(미도시)의 데이터를 억세스함으로 인해 프리차지부(20)의 프리차지 전압단(PVND)의 전압이 드롭(drop)되면, 정/부 로컬 입출력 라인(LIO, LIOB)의 전위차(dV)가 충분히 확보되지 않아 안정적인 센싱 동작을 보증하지 못하게 된다. 이에 대해 도 3b와 함께 자세히 설명하기로 한다.

도 3b는 프리차지 구간(T_PCG) 중에 프리차지 전압단(PVND)의 전압에 파워 드롭이 발생한 경우에 도 1에 도시된 비휘발성 메모리 장치의 리드 동작을 나타낸 타이밍도이다. 도 3b에서는 설명의 편의를 위해 프리차지 전압단(PVND)의 전압은 코어 전압(VCC)인 경우를 예시하였다.

프리차지 구간(T_PCG) 중에 코어 전압(VCC)에 파워 드롭이 발생하게 되면, 전압 레벨이 낮아진 코어 전압(VCC)이 프리차지부(20)에 의해 정/부 로컬 입출력 라인(LIO, LIOB) 각각으로 인가된다. 그로 인해, 정/부 로컬 입출력 라인(LIO, LIOB)각각의 전압 레벨은 코어 전압(VCC)처럼 떨어지게 된다.

그리고 센싱 구간(T_SEN) 중에 0번째 컬럼 선택신호(CS<0>)가 하이 레벨로 활성화되어 로우 레벨의 반전 데이터(/D0)가 부 로컬 입출력 라인(LIOB)에 전달되면 부 로컬 입출력 라인(LIOB)의 전압 레벨은 더 낮아지게 된다. 한편, 프리차지 전압인 코어 전압(VCC)에 발생한 파워 드롭으로 인해 정 로컬 입출력 라인(LIO)의 전압 레벨은 낮아진 상태이므로, 도 3b에 도시된 바와 같이 정/부 로컬 입출력 라인(LIO, LIOB)의 전위차(dV)는 센싱동작을 수행할 수 있을 정도가 되지 않는다. 여기서 센스앰프(30)가 센싱동작을 수행할 수 있는 최소한의 로컬 입출력 라인 쌍(LIO, LIOB) 양단의 전위차(dV)를 센스앰프(30)의 오프셋이라 부른다. 이러한 센스앰프(30)의 오프셋은 센스앰프(30)의 미스매치(mismatch) 등에 의해 발생하는데, 도 3b에 도시된 바와 같이, 로컬 입출력 라인 쌍(LIO, LIOB) 양단의 전위차(dV)가 오프셋 이상 확보되지 못하면 센스앰프(30)는 정확한 센싱동작을 보증하지 못하게 된다.

본 발명은 프리차지 전압단의 전압 레벨의 변화를 감지하여 프리차지 동작을 제어할 수 있는 프리차지 회로를 제공한다.

또한, 본 발명에 따른 비휘발성 메모리 장치는, 페이지 버퍼; 상기 페이지 버퍼가 선택되면 상기 페이지 버퍼에 저장된 데이터를 전달받는 데이터 라인; 프리차지 동작시 상기 데이터 라인에 프리차지 전압단의 전압을 인가하는 프리차지부; 및 상기 프리차지 전압단의 전압 레벨이 임계범위를 벗어나면 상기 프리차지부를 비활성화하는 감지부를 포함할 수 있다.

본 발명의 실시예에 따르면, 프리차지 전압 레벨의 변화로 인해 발생하는 센싱 마진 감소를 최소화할 수 있다.

도 1은 종래의 비휘발성 메모리 장치를 나타낸 도면.
도 2는 도 1에 도시된 컬럼 선택신호(CS<0:N>)를 생성하는 컬럼 디코더(15)를 나타낸 도면.
도 3a는 프리차지 전압단(PVND)의 전압에 파워 드롭이 발생하지 않은 경우에 도 1에 도시된 비휘발성 메모리 장치의 리드동작을 나타내는 타이밍도.
도 3b는 프리차지 전압단(PVND)의 전압에 파워 드롭이 발생한 경우에 도 1에 도시된 비휘발성 메모리 장치의 리드동작을 나타내는 타이밍도.
도 4는 본 발명의 일실시예에 따른 비휘발성 메모리 장치를 나타낸 도면.
도 5는 프리차지 구간 중 프리차지 전압단(PVND)의 전압에 파워 드롭이 발생한 경우에 도 4에 도시된 비휘발성 메모리 장치의 리드 동작을 나타낸 타이밍도.
도 6은 센싱 구간 중 프리차지 전압단(PVND)의 전압에 파워 드롭이 발생한 경우에 도 4에 도시된 비휘발성 메모리 장치의 리드 동작을 나타낸 타이밍도.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있도록 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.

도 4는 본 발명의 일실시예에 따른 비휘발성 메모리 장치를 나타낸 도면이다.

비휘발성 메모리 장치는 억세스부(100), 데이터 라인(LIO, LIOB), 프리차지부(200), 감지부(400) 및 센스앰프(300)를 포함할 수 있다.

억세스부(100)는 메모리 셀(미도시)에 저장된 데이터(D0)를 억세스하기 위한 구성이다. 비휘발성 메모리 장치에서 억세스부(100)는 '페이지 버퍼'라는 명칭으로도 잘 알려져 있다. 페이지 버퍼(100)는 메모리 셀(미도시)에 데이터(D0)를 저장하는 프로그램 동작 및 메모리 셀(미도시)로부터 데이터(D0)를 독출하는 리드 동작을 수행한다. 페이지 버퍼(100)는 자신에게 대응하는 선택신호(CS<0>)에 응답해 래치되어 있던 데이터(D0, /D0)를 데이터 라인(LIO, LIOB)에 전달한다. 여기서 반전 데이터(/D0)는 데이터(D0)를 반전시킨 신호이다. 구체적으로 페이지 버퍼(100)는 다수의 인버터(I1, I2), 다수의 트랜지스터(N1, N2)를 포함하도록 설계될 수 있다. 도 4에서는 페이지 버퍼(100)가 두 개의 인버터(I1, I2)와 두 개의 엔모스 트랜지스터(N1, N2)를 포함하는 경우를 예시하였다. 두 개의 인버터(I1, I2)는 메모리 셀(미도시)로부터 독출된 데이터(D0, /D0)를 래치한다. 그리고 두 개의 엔모스 트랜지스터(N1, N2)는 페이지 버퍼(100) 자신에 대응하는 컬럼 선택신호(CS<0>)에 응답해 온/오프된다. 자신의 컬럼 선택신호(CS<0>)가 하이 레벨이면 엔모스 트랜지스터(N1, N2)는 턴온되어 래치되어 있던 데이터(D0, /D0)가 데이터 라인(LIO, LIOB)으로 전달된다. 한편, 자신의 컬럼 선택신호(CS<0>)가 로우 레벨이면 엔모스 트랜지스터(N1, N2)는 턴오프되므로 래치되어 있던 데이터(D0, /D0)는 데이터 라인(LIO, LIOB)으로 전달되지 않는다.

데이터 라인(LIO, LIOB)은 페이지 버퍼(100)가 자신의 선택신호(CS<0>)에 응답해 선택되면 페이지 버퍼(100)에 의해 독출된 데이터(D0, /D0)를 전달받는다. 도 4에서는 데이터 라인이 정/부 로컬 입출력 라인(LIO, LIOB)인 경우를 예시하였다. 구체적으로 자신의 컬럼 선택신호(CS<0>)에 응답해 페이지 버퍼(100)의 엔모스 트랜지스터(N2)가 턴온되면 래치되어 있던 데이터(D0)가 정 로컬 입출력 라인(LIO)에 전달되고, 자신의 컬럼 선택신호(CS<0>)에 응답해 페이지 버퍼(100)의 엔모스 트랜지스터(N1)가 턴온되면 래치되어 있던 반전 데이터(/D0)가 부 로컬 입출력 라인(LIOB)에 전달되도록 설계될 수 있다.

프리차지부(200)는 프리차지 동작시 정/부 로컬 입출력 라인(LIO, LIOB) 각각에 프리차지 전압단(PVND)의 전압을 인가한다. 도 4에서는 설명의 편의를 위해 프리차지 전압단(PVND)의 전압이 코어 전압(VCC)인 경우를 예시하였다. 물론, 프리차지 전압단(PVND)의 전압은 코어 전압(VCC)이 아닌 다른 레벨의 전압일 수 있다. 예를 들어, 프리차지 전압단(PVND)의 전압은 코어 전압(VCC)과 접지 전압(VSS)의 중간 레벨의 전압일 수 있다. 구체적으로 프리차지부(200)는 프리차지 신호에 응답해(또는 프리차지 신호와 위상이 반대인 반전 프리차지 신호(NPCGB)에 응답해) 프리차지 전압단(PVND)의 전압을 정/부 로컬 입출력 라인(LIO, LIOB) 각각에 인가하도록 설계될 수 있다. 구체적으로 프리차지부(200)는 다수의 트랜지스터(P1, P2)를 포함할 수 있다. 도 4에서는 프리차지부(200)가 두 개의 피모스 트랜지스터(P1, P2)를 포함하는 경우를 예시하였다. 반전 프리차지 신호(NPCGB)가 로우 레벨이면 피모스 트랜지스터(P1, P2)가 턴온되어 프리차지 전압단(PVND)의 전압(VCC)이 정/부 로컬 입출력 라인(LIO, LIOB) 각각으로 인가된다. 한편, 반전 프리차지 신호(NPCGB)가 하이 레벨이면 피모스 트랜지스터(P1, P2)는 턴온프되어 프리차지 전압단(PVND)의 전압(VCC)이 정/부 로컬 입출력 라인(LIO, LIOB)으로 인가되지 않는다. 반전 프리차지 신호(NPCGB)는 프리차지 구간 동안에 로우 레벨이고 센싱 구간 동안에 하이 레벨이 되도록 설계될 수 있다.

감지부(400)는 프리차지부(200)의 프리차지 전압단(PVND)의 전압(VCC) 레벨이 임계범위를 벗어나면 프리차지부(200)를 비활성화한다. 여기서 임계범위는 센스앰프(300)가 정/부 로컬 입출력 라인(LIO, LIOB)의 데이터를 감지하는데 문제가 되지 않을 정도의 프리차지 전압단(PVND)의 전압 범위를 의미한다. 즉, 센싱동작에 문제를 발생시킬 수 있을 정도로 프리차지 전압단(PVND)의 전압 레벨에 변화가 생기면 감지부(400)는 이를 감지하여 프리차지부(200)를 비활성화한다. 도 4에서는 프리차지 전압단(PVND)의 전압 레벨이 {프리차지 기준전압(VREF) - 알파(α)} 레벨보다 더 낮은면 감지부(400)가 프리차지부(200)를 비활성화하는 경우를 예시하였다. 프리차지 기준전압(VREF)은 프리차지 전압단(PVND)에 인가되는 전압과 동일한 레벨의 전압으로써 항상 일정한 레벨로 유지되는 전압이다. 구체적으로 프리차지부(200)가 반전 프리차지 신호(NPCGB)에 응답해 프리차지 전압단(PVND)의 전압을 로컬 입출력 라인(LIO, LIOB)에 인가하도록 설계된 경우에, 감지부(400)는 프리차지부(200)의 프리차지 전압단(PVND)의 전압 레벨이 (프리차지 기준전압(VREF) - α) 레벨보다 낮아지면, 프리차지 구간이더라도 하이 레벨의 반전 프리차지 신호(NPCGB)를 프리차지부(200)로 출력하도록 설계될 수 있다.

감지부(400)는 비교부(41) 및 논리 조합부(42)를 포함할 수 있다. 비교부(41)는 프리차지 전압단(PVND)에 인가되는 전압(VCC) 레벨과 (프리차지 기준전압(VREF)-α)의 레벨을 비교한다. 논리 조합부(42)는 비교부(41)의 출력신호와 반전 프리차지 신호(PCGB)를 논리 조합하여 그 결과를 반전 프리차지 신호(NPCGB)로써 프리차지부(200)에 출력한다. 구체적으로 반전 프리차지 신호(PCGB)가 하이 레벨이면 비교부(41)의 출력신호와 관계없이 하이 레벨의 반전 프리차지 신호(NPCGB)가 프리차지부(200)로 출력된다. 반면, 반전 프리차지 신호(PCGB)가 로우 레벨이면 비교부(41)의 출력신호에 따라 반전 프리차지 신호(NPCGB)의 레벨이 결정된다. 예를 들어, 반전 프리차지 신호(PCGB)가 로우 레벨이고 비교부(41)의 출력신호가 로우 레벨이면(즉, 프리차지 전압단(PVND)의 전압(VCC) 레벨이 (프리차지 기준전압(VREF)-α)의 레벨보다 더 높은 경우) 로우 레벨의 반전 프리차지 신호(NPCGB)가 프리차지부(200)로 출력된다. 그리고 반전 프리차지 신호(PCGB)가 로우 레벨이고 비교부(41)의 출력신호가 하이 레벨이면(즉 프리차지 전압단(PVND)의 전압(VCC) 레벨이 (프리차지 기준전압(VREF)-α)의 레벨보다 더 낮은 경우) 하이 레벨의 반전 프리차지 신호(NPCGB)가 프리차지부(200)로 출력된다.

센스앰프(300)는 정/부 로컬 입출력 라인(LIO, LIOB)의 전위차를 감지 및 증폭하여 정/부 로컬 입출력 라인(LIO, LIOB)의 데이터를 글로벌 데이터 라인(GIO)로 전달한다.

도 5는 프리차지 구간(T_PCG1 _,T_PCG2) 중에 프리차지 전압단(PVND)의 전압(VCC)에 파워 드롭이 발생한 경우에 도 4에 도시된 비휘발성 메모리 장치의 리드 동작을 나타낸 타이밍도이다.

도 5에 도시된 바와 같이, 프리차지 제1구간(T_PCG1) 중 프리차지 전압단(PVND)의 전압(VCC)에 파워 드롭이 발생하기 전까지 프리차지 전압단(PVND)의 전압(VCC) 레벨은 프리차지 기준전압(VREF)와 동일한 전압 레벨이다. 그리고 프리차지 제1구간(T_PCG1) 동안에는 반전 프리차지 신호(PCGB)가 로우 레벨이고 프리차지 전압단(PVND)의 전압(VCC) 레벨이 (프리차지 기준전압(VREF)-α) 레벨보다 더 높기 때문에, 감지부(400)는 로우 레벨의 반전 프리차지 신호(NPCGB)를 프리차지부(200)로 출력한다.

프리차지부(200)의 피모스 트랜지스터(P1, P2)는 로우 레벨의 반전 프리차지 신호(NPCGB)에 응답해 턴온되어, 프리차지부(200)의 프리차지 전압단(PVND)의 전압(VCC)이 정/부 로컬 입출력 라인(LIO, LIOB) 각각에 인가된다. 따라서 정/부 로컬 입출력 라인(LIO, LIOB) 각각의 전압 레벨은 코어 전압(VCC)과 동일한 레벨로 프리차지된다.

프리차지 제2구간(T_PCG2)에서는 파워 드롭으로 인해 프리차지 전압단(PVND)의 전압(VCC)과 프리차지 기준전압(VREF)의 전위차(dV2)가 α 보다 크게 된다. 즉, 프리차지 제2구간(T_PCG2)에서는 반전 프리차지 신호(PCGB)가 로우 레벨이지만, 파워 드롭으로 인해 프리차지 전압단(PVND)의 전압(VCC) 레벨이 (프리차지 기준전압(VREF)-α) 레벨보다 더 낮으므로, 감지부(400)는 프리차지 제2구간(T_PCG2) 동안 하이 레벨의 반전 프리차지 신호(NPCGB)를 프리차지부(200)로 출력한다.

프리차지부(200)의 피모스 트랜지스터(P1, P2)는 하이 레벨의 반전 프리차지 신호(NPCGB)에 응답해 턴오프되어, 프리차지 구간임에도 프리차지 전압단(PVND)의 전압(VCC)이 정/부 로컬 입출력 라인(LIO, LIOB)에 인가되지 않는다. 따라서, 도 5에 도시된 바와 같이, 프리차지 제2구간(T_PCG2)에서 정/부 로컬 입출력 라인(LIO, LIOB) 각각의 전압 레벨은 더 이상 낮아지지 않는다.

센싱 구간(T_SEN)에서 반전 프리차지 신호(PCGB)는 하이 레벨이 되므로 감지부(400)는 프리차지 전압단(PVND)의 전압(VCC) 레벨과 관계없이 하이 레벨의 반전 프리차지 신호(NPVND)를 프리차지부(200)로 출력한다. 프리차지부(200)의 피모스 트랜지스터(P1, P2)는 하이 레벨의 반전 프리차지 신호(NPCGB)에 응답해 턴오프되어, 프리차지 전압단(PVND)의 전압(VCC)이 정/부 로컬 입출력 라인(LIO, LIOB)에 인가되지 않는다.

한편, 센싱 구간(T_SEN) 중에 컬럼 선택신호(CS<0>)가 하이 레벨이 되면 페이지 버퍼(100)의 엔모스 트랜지스터(N1, N2)가 턴온되어 래치되어 있던 데이터(D0, /D0)가 정/부 로컬 입출력 라인(LIO, LIOB)에 전달된다. 설명의 편의를 위해 페이지 버퍼(100)에 래치되어 있던 데이터(D0)가 하이 레벨인 경우를 예로 들어 설명한다. 하이 레벨의 자신의 컬럼 선택신호(CS<0>)에 응답해 엔모스 트랜지스터(N1)가 턴온되어 로우 레벨의 반전 데이터(/D0)가 부 로컬 입출력 라인(LIOB)에 전달된다. 그로 인해 부 로컬 입출력 라인(LIOB)의 전압 레벨은 떨어지게 된다. 그리고 페이지 버퍼(100)의 엔모스 트랜지스터(N2)에 의해 하이 레벨의 데이터(D0)가 정 로컬 입출력 라인(LIO)에 전달되므로, 정 로컬 입출력 라인(LIO)의 전압 레벨은 변화없이 유지된다. 즉, 센싱 구간(T_SEN) 중 증폭 활성화 신호(SA_EN)가 로우 레벨인 동안에 페이지 버퍼(100)로부터 전달된 데이터(D0, /D0)에 의해 정/부 로컬 입출력 라인(LIO, LIOB)의 전위차(dV)가 발생하게 된다.

그리고 증폭 활성화 신호(SA_EN)가 하이 레벨로 활성화되면 센스앰프(300)는 정/부 로컬 입출력 라인(LIO, LIOB)의 전위차(dV)를 감지 및 증폭하여 정/부 로컬 입출력 라인(LIO, LIOB)의 데이터를 글로벌 데이터 라인(GIO)으로 전달한다. 그로 인해, 정/부 로컬 입출력 라인(LIO, LIOB)의 전위차(dV)는 더 커지게 된다.

결국, 본 발명에 따른 비휘발성 메모리 장치는 프리차지부(200)의 프리차지 전압단(PVND)의 전압(VCC) 레벨이 임계범위를 벗어나면, 이를 감지하여 프리차지부(200)를 비활성화한다. 그로 인해 프리차지 구간이더라도 프리차지 전압단(PVND)의 전압(VCC)이 정/부 로컬 입출력 라인(LIO, LIOB)에 인가되지 않도록 함으로써, 정/부 로컬 입출력 라인(LIO, LIOB) 각각의 전압 레벨이 임계범위를 벗어나지 않도록 한다. 그로 인해, 정/부 로컬 입출력 라인(LIO, LIOB)의 전위차(dV)를 센스앰프(300)의 오프셋 이상으로 충분히 확보하여 안정적인 센싱 동작을 보증할 수 있게 된다.

한편, 지금까지 프리차지 구간(T_PCG) 중에 프리차지 전압단(PVND)의 전압(VCC)에 파워 드롭이 발생하는 경우에 대해 설명하였는데, 센싱구간(T_SEN1,T_SEN2,) 중에 프리차지 전압단(PVND)의 전압(VCC)에 파워 드롭이 발생할 수도 있다. 이 경우에는 센싱 동작에 큰 문제가 되지 않는다. 이에 대해서는 도 6과 함께 설명하기로 한다.

도 6은 센싱구간(T_SEN1,T_SEN2 _,) 중 프리차지 전압단(PVND)의 전압(VCC)에 파워 드롭이 발생한 경우에 도 4에 도시된 비휘발성 메모리 장치의 리드 동작을 나타낸 타이밍도이다. 이하에서는 설명의 편의를 위해 페이지 버퍼(100)가 하이 레벨의 데이터(D0)를 래치하고 있다고 가정한다.

프리차지 구간(T_PCG) 동안에 반전 프리차지 신호(PCGB)는 로우 레벨이고 프리차지 전압단(PVND)의 전압(VCC) 레벨은 (프리차지 기준전압(VREF)-α) 레벨보다 더 높으므로 로우 레벨의 반전 프리차지 신호(NPCGB)가 프리차지부(200)로 전달된다.

프리차지부(200)는 로우 레벨의 반전 프리차지 신호(NPCGB)에 응답해 프리차지 전압단(PVND)의 전압(VCC)를 정/부 로컬 입출력 라인(LIO, LIOB) 각각에 인가한다. 그로 인해, 정/부 로컬 입출력 라인(LIO, LIOB) 각각의 전압 레벨은 코어 전압(VCC)과 동일한 레벨로 즉, 프리차지 기준전압(VREF)과 동일한 레벨로 프리차지된다.

그리고 센싱 구간(T_SEN1, T_SEN2) 동안에 반전 프리차지 신호(PCGB)는 하이 레벨이 되므로 프리차지 전압단(PVND)의 전압(VCC) 레벨과 관계없이 하이 레벨의 반전 프리차지 신호(NPCGB)가 프리차지부(200)로 전달된다. 즉, 제1센싱구간(T_SEN1) 중에 프리차지부(200)의 프리차지 전압단(PVND)의 전압(VCC)에 파워 드롭이 발생하여 프리차지 전압단(PVND)의 전압(VCC)과 프리차지 기준전압(VREF)의 전위차(dV2)가 α 보다 커졌다 하더라도, 하이 레벨의 반전 프리차지 신호(NPCGB)가 프리차지부(200)로 전달된다. 그로 인해, 프리차지 전압단(PVND)의 전압(VCC)은 더 이상 정/부 로컬 입출력 라인(LIO, LIOB)에 인가되지 않는다.

한편, 센싱 제1구간(T_SEN1) 동안에 컬럼 선택신호(CS<0>)가 하이 레벨(코어 전압(VCC) 레벨)로 활성화되는데, 프리차지 전압단(PVND)의 전압(VCC)에 파워 드롭이 발생하면 컬럼 선택신호(CS<0>)의 전압 레벨도 상기 파워 드롭에 의해 떨어지게 된다. 왜냐하면, 컬럼 선택신호(CS<0>)는 코어 전압(VCC) 레벨로 활성화되기 때문이다.

페이지 버퍼(100)의 엔모스 트랜지스터(N1)의 게이트 단에 인가되는 전압(CS<0>)과 소스 단에 인가되는 전압(/D0)의 전위차가 문턱전압 보다 크므로 엔모스 트랜지스터(N1)는 턴온된다. 따라서 로우 레벨의 반전 데이터(/D0)가 부 로컬 입출력 라인(LIOB)에 전달된다. 그로 인해 부 로컬 입출력 라인(LIOB)의 전압 레벨은 도 6에 도시된 바와 같이 떨어지게 된다.

하지만 페이지 버퍼(100)의 엔모스 트랜지스터(N2)의 게이트 단에 인가되는 전압(CS<0>)과 소스 단에 인가되는 전압(D0)은 VREF-dV2 레벨로써 동일하다. 따라서 페이지 버퍼(100)의 엔모스 트랜지스터(N2)의 게이트 단에 인가되는 전압(CS<0>)과 소스 단에 인가되는 전압(D0)의 전위차는 엔모스 트랜지스터(N2)의 문턱전압 보다 작으므로 엔모스 트랜지스터(N2)는 턴오프된다. 그로 인해, 페이지 버퍼(100)에 래치되어 있던 하이 레벨의 데이터(D0)는 정 로컬 입출력 라인(LIO)에 전달되지 않으므로, 정 로컬 입출력 라인(LIO)의 전압 레벨은 변화없이 일정하게 유지된다. 결국, 정/부 로컬 입출력 라인(LIO, LIOB)의 전위차(dV)는 센스앰프(300)의 오프셋 이상 확보된다.

그리고 센싱 제2구간(T_SEN2) 중에 증폭 활성화 신호(SA_EN)가 하이 레벨로 활성화되면 센스앰프(300)는 정/부 로컬 입출력 라인(LIO, LIOB)의 전위차(dV)를 감지 및 증폭하여 정/부 로컬 입출력 라인(LIO, LIOB)의 데이터를 글로벌 데이터 라인(GIO)으로 전달한다.

결국, 센싱구간(T_SEN1, T_SEN2) 중에 프리차지 전압단(PVND)의 전압(VCC)에 파워 드롭이 발생하더라도 정/부 로컬 입출력 라인(LIO, LIOB)의 전위차(dV)는 센스앰프(300)의 오프셋 이상으로 충분히 확보되므로, 센스앰프(300)가 센싱동작을 안정적으로 수행하는 데에는 문제가 없다. 한편, 프리차지 구간(T_PCG) 중에 파워 드롭이 발생하면 이를 감지하여 정/부 로컬 입출력 라인(LIO, LIOB)에 프리차지 전압단(PVND)의 전압(VCC)이 인가되지 않도록 함으로써, 정/부 로컬 입출력 라인(LIO, LIOB)의 전위차(dV)가 센스앰프(300)의 오프셋 이상으로 충분히 확보되도록 한다. 그로 인해, 센스앰프(300)의 안정적인 센싱 동작을 보증할 수 있다. 즉, 본 발명에 따르면 프리차지 구간(T_PCG _,T_PCG1 _,T_PCG2) 또는 센싱구간(T_SEN _,T_SEN1 _,T_SEN2) 중 어느 구간에 프리차지 전압단(PVND)의 전압(VCC)에 파워 드롭이 발생하더라도 안정적인 센싱 동작을 보증할 수 있게 된다.

지금까지 본 발명이 비휘발성 메모리 장치에 적용된 경우를 예로 들어 설명하였으나, 본 발명은 비휘발성 메모리 장치뿐만이 아니라 프리차지 동작을 수행하는 다양한 집적회로 칩에서 사용될 수 있다. 즉, 본 발명은 다양한 집적회로 칩에서 프리차지 동작시 데이터 라인에 프리차지 전압을 인가하기 위해 사용될 수 있다.

본 발명의 기술사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술분야의 통상의 전문가라면 본 발명의 기술사상의 범위 내에서 다양한 실시예가 가능함을 알 수 있을 것이다.

100: 억세스부 200: 프리차지부
300: 센스앰프 400: 감지부

Claims

프리차지 동작시 데이터 라인에 프리차지 전압단의 전압을 인가하는 프리차지부; 및
상기 프리차지 전압단의 전압 레벨이 임계범위를 벗어나면 상기 프리차지부를 비활성화하는 감지부
를 포함하는 프리차지 회로.
제 1항에 있어서,
상기 프리차지부는
프리차지 신호가 활성화된 구간에서 상기 프리차지 전압단의 전압을 상기 데이터 라인으로 인가하는
프리차지 회로.
제 2항에 있어서,
상기 감지부는
상기 프리차지 전압단의 전압 레벨이 임계값 이하이면 상기 프리차지 신호를 비활성화하는
프리차지 회로.
제 1항에 있어서,
상기 프리차지 전압단의 전압은 코어 전압인
프리차지 회로.
제 1항에 있어서,
상기 프리차지 전압단의 전압은 코어 전압과 접지 전압의 중간 레벨의 전압인
프리차지 회로.
메모리 셀의 데이터를 억세스하기 위한 억세스부;
상기 억세스부가 선택되면 상기 억세스부에 의해 독출된 데이터를 전달받는 데이터 라인;
프리차지 동작시 상기 데이터 라인에 프리차지 전압단의 전압을 인가하는 프리차지부; 및
상기 프리차지 전압단의 전압 레벨이 임계범위를 벗어나면 상기 프리차지부를 비활성화하는 감지부
를 포함하는 비휘발성 메모리 장치.
제 6항에 있어서,
상기 데이터 라인에 실린 데이터를 증폭하는 증폭부
를 더 포함하는 비휘발성 메모리 장치.
제 6항에 있어서,
상기 프리차지부는
프리차지 신호가 활성화된 구간에서 상기 프리차지 전압단의 전압을 상기 데이터 라인으로 인가하는
비휘발성 메모리 장치.
제 8항에 있어서,
상기 감지부는
상기 프리차지 전압단의 전압 레벨이 임계값 이하이면 상기 프리차지 신호를 비활성화하는
비휘발성 메모리 장치.
제 6항에 있어서,
상기 프리차지 전압단의 전압은 코어 전압인
비휘발성 메모리 장치.
제 6항에 있어서,
상기 프리차지 전압단의 전압은 코어 전압과 접지 전압의 중간 레벨의 전압인
비휘발성 메모리 장치.
메모리 셀의 데이터를 제1노드에 래치하는 래치부 및 선택신호가 활성화되면 상기 제1노드에 실린 메모리 셀의 데이터를 데이터 라인으로 전달하는 선택부를 포함하는 페이지 버퍼;
프리차지 신호가 활성화되면 상기 데이터 라인과 연결되어 프리차지 전압단의 전압을 상기 데이터 라인에 인가하는 프리차지부; 및
상기 프리차지 전압단의 전압과 임계전압을 비교하여 그 결과에 따라 감지신호를 활성화하는 비교부 및 상기 감지신호가 활성화되면 상기 프리차지 신호를 비활성화하는 제어부를 포함하는 감지회로
를 포함하는 비휘발성 메모리 장치.
제 12항에 있어서,
상기 프리차지 신호는 프리차지 동작시 활성화되는
비휘발성 메모리 장치.
제 12항에 있어서,
상기 비교부는
상기 프리차지 전압단의 전압이 상기 임계전압보다 낮으면 상기 감지신호를 활성화하고, 상기 프리차지 전압단의 전압이 상기 임계전압보다 높으면 상기 감지신호를 비활성화하는
비휘발성 메모리 장치.
제 12항에 있어서,
상기 프리차지 전압단의 전압은 코어 전압인
비휘발성 메모리 장치.
제 12항에 있어서,
상기 데이터 라인에 실린 데이터를 증폭하는 증폭부
를 더 포함하는 비휘발성 메모리 장치.