JPH1115773A - 半導体集積回路、コンピュータシステム、データ処理装置及びデータ処理方法 - Google Patents

半導体集積回路、コンピュータシステム、データ処理装置及びデータ処理方法

Info

Publication number
JPH1115773A
JPH1115773A JP9167612A JP16761297A JPH1115773A JP H1115773 A JPH1115773 A JP H1115773A JP 9167612 A JP9167612 A JP 9167612A JP 16761297 A JP16761297 A JP 16761297A JP H1115773 A JPH1115773 A JP H1115773A
Authority
JP
Japan
Prior art keywords
data processing
memory
semiconductor device
data
processing function
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
JP9167612A
Other languages
English (en)
Inventor
Toshiro Yamada
俊郎 山田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Panasonic Holdings Corp
Original Assignee
Matsushita Electronics Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Matsushita Electronics Corp filed Critical Matsushita Electronics Corp
Priority to JP9167612A priority Critical patent/JPH1115773A/ja
Priority to TW087109028A priority patent/TW421795B/zh
Priority to SG9801249A priority patent/SG86323A1/en
Priority to KR1019980023893A priority patent/KR19990007287A/ko
Publication of JPH1115773A publication Critical patent/JPH1115773A/ja
Priority to US09/779,751 priority patent/US20010010057A1/en
Withdrawn legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F15/00—Digital computers in general; Data processing equipment in general
    • G06F15/76—Architectures of general purpose stored program computers
    • G06F15/78—Architectures of general purpose stored program computers comprising a single central processing unit
    • G06F15/7807—System on chip, i.e. computer system on a single chip; System in package, i.e. computer system on one or more chips in a single package
    • G06F15/7821—Tightly coupled to memory, e.g. computational memory, smart memory, processor in memory
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14—Handling requests for interconnection or transfer
    • G06F13/16—Handling requests for interconnection or transfer for access to memory bus
    • G06F13/1668—Details of memory controller
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14—Handling requests for interconnection or transfer
    • G06F13/20—Handling requests for interconnection or transfer for access to input/output bus

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • General Engineering & Computer Science (AREA)
  • Computing Systems (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Dram (AREA)
  • Multi Processors (AREA)
  • Memory System (AREA)

Abstract

(57)【要約】 【課題】 ＣＰＵと、処理の作業領域となるメモリとの
間で、メモリバスを介したワークデータのやり取りを無
くして、データ処理能力の向上を図る。 【解決手段】 メモリバス等のメモリネットワーク５
に、データ処理機能を有するメモリ８、９を接続する。
メモリコントローラ４は、データ処理機能を有するメモ
リ８、９の所定領域に、処理されるデータを書き込む。
データ処理機能を有するメモリ８、９は、前記書き込ま
れたデータを処理し、その処理結果を格納する。その
後、メモリコントローラ４は、前記格納された処理結果
を読み込む。従って、ワークデータ（処理の中間デー
タ）は、データ処理機能を有するメモリ８、９内で処理
され、メモリバス５を経てメモリコントローラ４に転送
されないので、データ処理能力が高くなる。データ処理
機能を有するメモリ８、９には、処理の実行直前に、そ
の処理に対応した処理仕様が書き込まれる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、データ処理機能を
有する半導体デバイスを備えた半導体集積回路、及びこ
の半導体デバイスを用いたコンピュータシステム、並び
にデータ処理装置及びデータ処理方法に関する。
【０００２】
【従来の技術】図１１は従来のコンピュータシステムの
一例を示す。同図のコンピュータシステムはアクセラレ
ーション機能を有する。同図において、１、１´はＣＰ
Ｕ、２はホストバス、３は前記ホストバス２を介してＣ
ＰＵ１、１´に接続されたコアロジックである。５はメ
モリバス、６及び７はメモリであって、これ等のメモリ
は前記メモリバス５を介して前記コアロジック３が有す
るメモリコントローラ４に接続される。前記コアロジッ
ク３には、周辺機器バス１０を介してハードディスク装
置（ＨＤＤ）１１が接続される。
【０００３】図１２は従来の他の例のコンピュータシス
テムを示す。同図では、ＣＰＵ１を１個備える一方、周
辺機器バス１０には、アクセラレーション機能を有する
ＤＳＰボード１２が接続されている。
【０００４】
【発明が解決しようとする課題】しかしながら、前記図
１１の従来の技術では、データの所定の処理に際し、Ｃ
ＰＵ１又は１´と、作業領域となるメモリ６又は７との
間のデータバス５を介したワークデータ（中間データ）
の転送処理が遅い。また、図１２の従来の技術では、Ｄ
ＳＰポード１２とメモリ６又は７との間のワークデータ
の転送に際し、更に、周辺機器バス１０を介したデータ
転送が遅いことも影響して、メモリバス５及び周辺機器
バス１０を介したデータ転送処理が遅くなる。従って、
前記従来の技術は、何れも、処理の作業領域となるメモ
リ６、７とバス５、１０を介したデータのやり取りがボ
トルネックとなって、コストの割には、データ処理能力
を向上させることができない欠点を有する。
【０００５】本発明は斯かる問題を解決するためになさ
れたものであって、その目的は、データ処理に際して、
ＣＰＵやＤＳＰボード等とメモリとの間のワークデータ
の転送処理を無くして、データ処理能力を向上を図るこ
とにある。
【０００６】
【課題を解決するための手段】前記の目的を達成するた
め、本発明では、メモリバス等を含むメモリネットワー
クに、データ処理機能を有する半導体デバイスを接続
し、この半導体デバイス内でデータ処理を行って、ワー
クデータの転送を無くし、よって前記のボトルネックを
解消する。
【０００７】即ち、請求項１記載の発明のコンピュータ
システムは、メモリネットワークに接続され、且つデー
タ処理機能を有する半導体デバイスを備えることを特徴
とする。
【０００８】請求項２記載の発明のコンピュータシステ
ムは、ＣＰＵと、前記ＣＰＵに接続されたホストバス
と、前記ホストバスを介して前記ＣＰＵに接続され、且
つメモリコントローラを有するコアロジックと、前記コ
アロジックの前記メモリコントローラに接続されたメモ
リネットワークと、前記メモリネットワークに接続さ
れ、データ処理機能を有さない半導体デバイスと、前記
メモリネットワークに接続され、且つデータ処理機能を
有する半導体デバイスと、前記コアロジックに接続され
た周辺機器バスと、前記周辺機器バスに接続されたマス
ストレージ装置とを備えたことを特徴とする。
【０００９】請求項３記載の発明は、前記請求項２記載
のコンピュータシステムにおいて、データ処理機能を有
する半導体デバイスは、モジュール形状をなすことを特
徴とする。
【００１０】請求項４記載の発明のコンピュータシステ
ムは、メモリネットワークに接続され、コントローラか
ら前記メモリネットワークを介してメモリとしてアクセ
スされ、且つデータ処理機能を有する半導体デバイスを
備えることを特徴とする。
【００１１】請求項５記載の発明のコンピュータシステ
ムは、メモリネットワークに接続され、メモリエミュレ
ーション機能を有する半導体デバイスを備えることを特
徴としている。
【００１２】請求項６記載の発明のデータ処理方法は、
データ処理機能を有し且つメモリとして機能する半導体
デバイスのメモリ空間内の予め決められた領域に、処理
すべきデータを書き込み、次いで、前記半導体デバイス
が、前記データを処理し、その処理結果を前記メモリ空
間内の前記予め決められた領域又は他の所定領域に書き
込み、前記処理結果の書き込み後に、前記半導体デバイ
スのメモリ空間内の前記予め決められた領域又は他の所
定領域を読みに行くことにより、前記処理データの処理
結果を得ることを特徴とする。
【００１３】請求項７記載の発明のデータ処理方法は、
コントローラと、データ処理機能を有し且つメモリとし
て機能する半導体デバイスとを備えたデータ処理装置の
データ処理方法であって、前記コントローラは、前記半
導体デバイスのメモリ空間内の第１の領域に、行うべき
処理の仕様情報を書き込むと共に、前記メモリ空間内の
第２の領域に、処理するべきデータを書き込み、次い
で、前記半導体デバイスは、前記メモリ空間の第１の領
域に書き込まれた仕様情報に基づいて、前記第２の領域
に書き込まれたデータを処理し、その処理結果を前記メ
モリ空間内の第３の領域に書き込み、その後、前記コン
トローラは、前記メモリ空間内の第３の領域から処理結
果を読み出すことを特徴とする。
【００１４】請求項８記載の発明は、前記請求項７記載
のデータ処理方法において、半導体デバイスのメモリ空
間内の第２の領域と第３の領域とは、同一領域であっ
て、前記半導体デバイスは、データが書き込まれた第２
の領域に、処理結果を上書きすることを特徴とする。
【００１５】請求項９記載の発明は、前記請求項７又は
請求項８記載のデータ処理方法において、前記コントロ
ーラは、前記行うべき処理に要する時間情報を読み出
し、前記読み出した時間情報に基づいて、その時間情報
が示す時間後に、メモリ空間内の第３の領域に書き込ま
れた処理結果を読み出すことを特徴とする。
【００１６】請求項１０記載の発明は、前記請求項９記
載のデータ処理方法において、前記半導体デバイスは、
メモリネットワークを通じてコントローラに接続され、
前記コントローラには、前記半導体デバイスで行わせる
べき処理毎に、その各処理に必要な時間情報が格納され
ることを特徴とする。
【００１７】請求項１１記載の発明は、前記請求項７、
請求項８、請求項９又は請求項１０記載のデータ処理方
法において、データ処理機能を有する半導体デバイスで
の処理の実行の直前に、その実行すべき処理を記述する
情報をダイナミックに書き換えて、その処理を実行する
ことを特徴とする。
【００１８】請求項１２記載の発明のデータ処理装置
は、コントローラと、前記コントローラにメモリネット
ワークを介して接続され且つデータ処理機能を有する半
導体デバイスと、前記半導体デバイスがデータ処理機能
を有していること及びそのデータ処理機能の種類を前記
コントローラに知らせる通知手段とを備えることを特徴
とする。
【００１９】請求項１３記載の発明のデータ処理方法
は、コントローラと、前記コントローラにメモリネット
ワークを介して接続され且つデータ処理機能を有する半
導体デバイスと、前記メモリネットワークに接続され且
つデータ処理機能を有さない半導体デバイスとを有する
データ処理装置のデータ処理方法であって、前記コント
ローラは、半導体デバイス識別アドレスを変更しなが
ら、前記メモリネットワーク上に接続された前記半導体
デバイスの所定アドレスに各々識別要求情報を書き込む
ことを繰り返し、次いて、前記データ処理機能を有する
半導体デバイスは、前記書き込まれた識別要求情報を、
自己の有するデータ処理機能に応じて変更し、その後、
再度、前記コントローラが、前記半導体デバイス識別ア
ドレスを変更しながら、前記メモリネットワーク上に接
続された前記半導体デバイスの前記所定アドレスに存在
するデータを読みに行くことを繰返して、前記各半導体
デバイスが、データ処理機能を有さないこと、又は、デ
ータ処理機能を有すること及びその有するデータ処理機
能の種類を前記コントローラが認識することを特徴とし
ている。
【００２０】請求項１４記載の発明は、前記請求項１、
請求項２、請求項３、請求項４、請求項５、請求項１
０、請求項１２又は請求項１３記載のコンピュータシス
テム、データ処理装置又はデータ処理方法において、前
記メモリネットワークは、バス型のネットワーク構成で
あることを特徴とする。
【００２１】請求項１５記載の発明は、前記請求項１、
請求項２、請求項３、請求項４、請求項５、請求項１
０、請求項１２又は請求項１３記載のコンピュータシス
テム、データ処理装置又はデータ処理方法において、前
記メモリネットワークは、リング型のネットワーク構成
であることを特徴とする。
【００２２】請求項１６記載の発明の半導体集積回路
は、メモリとして機能し且つデータ処理機能を有する半
導体デバイスを備えた半導体集積回路であって、前記半
導体デバイスに割り当てられたメモリアドレス空間内の
論理的アドレスと、実際の物理的アドレスとの関係を動
的に変更する変更手段を備えることを特徴とする。
【００２３】請求項１７記載の発明のコンピュータシス
テムは、複数のメモリネットワークと、データ処理機能
を有する半導体デバイスとを備え、前記半導体デバイス
は、前記複数のメモリネットワークに接続され、且つ前
記複数のメモリネットワーク間相互でデータのやり取り
を行うデータ交換機能を有することを特徴とする。
【００２４】請求項１８記載の発明のコンピュータシス
テムは、メモリネットワークに接続され、且つデータ処
理機能及び画像表示機能を有する半導体デバイスを備え
たことを特徴とする。
【００２５】以上の構成により、本発明では、計算等の
データ処理が必要な場合には、データ処理機能を有する
半導体デバイスがそのデータ処理を行うので、ＣＰＵや
ＤＳＰボード等は、メモリネットワークを介して前記半
導体デバイスとの間でワークデータの転送処理が不要と
なり、前記半導体デバイスでの処理結果のデータのみが
ＣＰＵやＤＳＰボード等に転送される。従って、従来に
比して、データ処理能力が格段に向上する。
【００２６】
【発明の実施の形態】
（第１の実施の形態）以下、本発明の第１の実施の形態
を説明する。
【００２７】図１はコンピュータシステムの全体構成を
示す。同図において、ＣＰＵ１、１´は、ホストバス２
を介してコアロジック３に接続される。前記コアロジッ
ク３は、その内部にメモリコントローラ（コントロー
ラ）４を有し、このメモリコントローラ４にはメモリバ
ス（メモリネットワーク）５が接続される。前記メモリ
バス５には、計算等のデータ処理機能を有さないメモリ
（データ処理機能を有さない半導体デバイス）６、７
と、データ処理機能を有するメモリ（データ処理機能を
有する半導体デバイス）８、９とが接続され、前記メモ
リコントローラ４は、メモリバス５を介してこれ等のメ
モリ６〜９を制御する。前記データ処理機能を有する半
導体デバイス８、９は、メモリコントローラ４に対し
て、メモリエミュレーショ機能を有する。前記４個のメ
モリ６〜９は、チップ単体の形状、又はＳＩＭＭやＤＩ
ＭＭのモジュール形状を成す。
【００２８】前記コアロジック３には、ＰＣＩバス等の
周辺機器バス１０を介してハードディスク装置（マスス
トレージ装置）１１、ＲＯＭ１６、グラフィックカード
（ＶＧＡカード）１２及び音声ボード１４が接続され、
前記ＶＧＡカード１２にはＣＲＴ装置１３が、前記音声
ボード１４にはスピーカ１５が各々接続される。
【００２９】次に、図１に示したコンピュータシステム
の動作について説明する。
【００３０】先ず、電源が投入されると、システム立ち
上げプログラムがＲＯＭ１６からＣＰＵ１にロードされ
る。これにより，ＣＰＵ１は、システムの構成を調べ始
める。この調査は、メモリに関しては、次の通りであ
る。即ち、先ず、半導体デバイス識別アドレスを変えな
がら、順次、各メモリ６〜９の先頭アドレスに各々リク
エストコマンド（識別要求情報）に相当するデータを書
き込む。その後に、所定時間を置いた後、再度、同じア
ドレスを読みに行く。
【００３１】その間、データ処理機能を有するメモリ
８、９では、書き込まれたリクエストコマンドをデコー
ドし、そのリクエストコマンドに応じて、自己がどの種
類のデータ処理機能を有するかの情報を、前記リクエス
トコマンドが書き込まれたアドレスに上書きする。この
構成により、データ処理機能を有する各メモリ８、９が
データ処理機能を有すること、及びその有するデータ処
理機能の種類を通知する通知手段を構成する。
【００３２】その結果、データ処理機能を有さない２個
のメモリ６、７に対しては、再度読みに行った際にデー
タは変化しておらず、他方、データ処理機能を有する他
の２個のメモリ８、９に対しては、データ処理機能を説
明する情報がそのアドレスに存在する。従って、ＣＰＵ
１及びメモリコントローラ４は、前記アドレスのデータ
を読み込むことにより、メモリマップ上のどの位置に、
どのような種類のデータ処理機能を有するメモリが存在
するかを知る。
【００３３】次に、実際のデータ処理を例に挙げて、本
実施の形態のコンピュータシステムの動作を説明する。
処理の例として、ＤＶＤ装置等で行っている動画圧縮符
号化規格ＭＰＥＧ２のビットストリームをデコードする
場合を挙げる。本例では、ＭＰＥＧ２のビットストリー
ムデータがハードディスク装置１１に格納されているも
のとする。
【００３４】ハードディスク装置１１に格納されたビッ
トストリームデータは、周辺機器バス１０を介し、コア
ロジック３を経てＣＰＵ１に入力されて、前処理され
る。この前処理において、このビットストリームデータ
は、音声データと画像データとに分離される。次いで、
前記分離された音声データは、データ処理機能を有する
一方のメモリ（例えば８）に対応するメモリ空間にロー
ドされ、分離された画像データは、データ処理機能を有
する他方のメモリ９に対応するメモリ空間にロードされ
る。
【００３５】前記データ処理機能を有する一方のメモリ
８は音声データを処理し、また他方のメモリ９は画像デ
ータをデコード（伸長）処理して、各々、その音声又は
画像処理結果をメモリ空間内の所定アドレス領域に書き
込む。以上の動作の詳細は、後述する第３の実施の形態
で説明する。
【００３６】その後、前記データ処理機能を有する両メ
モリ８、９でのデータ処理が終了した所定時間の経過時
に、ＣＰＵ１は、データ処理機能を有する２個のメモリ
８、９のメモリ空間内で処理結果が格納されているアド
レス領域に、各々、データ処理の結果を取りに行く。前
記データ処理が終了するまでの所定時間、即ち、データ
処理に必要な時間情報は、メモリコントローラ４又はＣ
ＰＵ１に各処理毎にテーブルとして記憶され、処理前に
これ等のコントローラ４、ＣＰＵ１がその処理に対応し
た時間情報を読み込んで把握する。前記テーブルは、例
えば処理されるデータの量と、処理の内容とに応じて予
め用意される。
【００３７】そして、前記音声データ処理結果を周辺機
器バス１０を介して音声ボード１４に転送し、その音声
処理結果をスピーカー１５から音声として出力する。同
様に、画像データ処理結果を周辺機器バス１０を介して
ＶＧＡカード１２に送り、ＣＲＴ装置１３で画像表示さ
れる。
【００３８】尚、ここでは、データ処理機能を有する２
個のメモリ８、９のうち、一方のメモリ８で音声処理を
行い、他方のメモリ９で画像処理を行ったが、それ等の
データ処理は固定されず、同一メモリの処理機能を必要
に応じて変更しながら、全体として一つの処理を実現す
ることも可能である。即ち、処理を行う直前に、その処
理に必要な情報を、データ処理機能を有するメモリ８、
９に書き込んで、その処理を行わせることが可能であ
る。例えば、画像圧縮処理の直前に、画像圧縮機能を一
方のデータ処理機能を有するメモリ８にロードし、その
画像圧縮機能を用いれば、デジタル録画が可能となる。
【００３９】このようなコンピュータシステムでは、分
離されたデータと、そのデータを処理すべきプログラム
とを１組として、各々、データ処理機能を有するメモリ
８、９に分散され、ワークデータのやり取りは各メモリ
８、９内でのみ行われるので、そのワークデータのやり
取りは高速に行われる。従って、ワークデータのやり取
りはメモリバス５には現れず、全体のパフォーマンスは
格段に向上する。
【００４０】尚、本実施の形態では、メモリバス５に、
データ処理機能を有するメモリ８、９を並列に接続した
構成のバス型としたが、本発明はこれに限定されず、例
えば、メモリコントローラ４からメモリ６に、メモリ６
からその側方のメモリ７に、メモリ７からその側方のメ
モリ８へと順次接続して行き(point to point)、メモリ
コントローラ４に戻る構成のリング型であってもよく、
要は、これ等のバス型及びリング型を含んだメモリネッ
トワークであればよい。
【００４１】また、本実施の形態では、周辺機器バス１
０にＶＧＡカード１２を接続したが、データ処理機能を
有するメモリ８又は９に、データ処理機能と画像表示機
能とを持たせたり、画像表示直前にその画像表示機能を
ダイナミックに書き込むと、前記ＶＧＡカード１２は省
略できる。
【００４２】（第２の実施の形態）次に、本発明の第２
の実施の形態を説明する。本実施の形態は、前記第１の
実施の形態のコンピュータシステムにおけるデータ処理
機能を有するメモリ８、９の内部構成に関する。本実施
の形態では、実際の情報処理において多用されているメ
モリ空間内のコピー処理に関するダイナミックアドレス
リネーム機能について説明する。
【００４３】図２（ａ）にデータ処理機能を有するメモ
リ８又は９の論理マップを示す。同図（ａ）の領域Ａの
データを領域Ｂにコピーする作業を考える。従来のコン
ピュータシステムでは、この作業を行う場合、メモリ領
域Ａの一部のデータをＣＰＵに読み込み、その後、この
読み込んだデータを再度メモリ領域Ｂに書き込む動作が
繰り返される。この動作では、メモリバス上のデータの
トラフィックが多く、これがシステム全体のパフォーマ
ンスを低下させる。本実施の形態では、この作業をダイ
ナミックアドレスリネームという機能により実現する。
【００４４】前記ダイナミックアドレスリネーム機能
は、ＣＰＵから見た論理的なメモリマップと、メモリ内
のメモリセルの並びから見た物理的なメモリマップとの
関係をダイナミックに変更することにより、前記データ
のコピー作業を実現するものである。
【００４５】具体的には、図２（ｂ）のコピー処理前の
物理マップに示すように、物理的な領域Ａ’が、論理的
な領域Ａに対応しているが、コピー後は、同図（ｃ）に
示すように、物理的な領域Ａ’を同図（ａ）の論理的な
領域Ｂに対応させる。これにより、メモリバスには全く
トラフィックを発生させないで、データのコピーを実現
することができる。
【００４６】実際の構成を図３に示す。メモリ内部で実
際に論理アドレスを物理的なメモリセルの位置情報に変
換している部品は、ロウデコーダ及びコラムデコーダの
選択装置である。これ等をプログラマブルにしたプログ
ラマブルロウデコーダ２０及びプログラマブルコラムデ
コーダ２１を備えて、その対応付けをダイナミックに変
更することにより、ダイナミックアドレスリネーム機能
を実現している。
【００４７】前記プログラマブルロウデコーダ２０の内
部構成の一例を図１０に示す。同図において、多数のプ
ログラマブルスイッチ素子ＰＳが配置され、これ等はア
ドレス信号線Ａｉ、ｘＡｉ、Ａｊ、ｘＡｊと、図１のメ
モリコントローラ４からのリネーム信号とに基づいて、
備えるワード線ＷＬのうち選択するワード線をダイナミ
ックに変更する。プログラマブルコラムデコーダ２１の
内部構成についても同様である。
【００４８】本実施の形態では、同一メモリ内でのデー
タのコピーに限りその効果を発揮できるが、近年のコン
ピュータでは、ＤＲＡＭの集積度の向上に伴い、１個の
ＣＰＵ当りのメモリのチップ数は減少しているので、こ
のような構成でも、大きな効果を奏する。
【００４９】（第３の実施の形態）続いて、本発明の第
３の実施の形態を説明する。本実施の形態は、前記第１
の実施の形態のコンピュータシステムにおいて、前記第
２の実施の形態のデータコピー処理よりも複雑な処理が
可能なデータ処理機能を有するメモリの構成に関する。
【００５０】図４は、本実施の形態のデータ処理機能を
有するメモリの構成を示す。
【００５１】同図において、２つのメモリアレイ（メモ
リ空間）Ａ及びＢは、アレイ状に配置された多数のメモ
リセルと、列方向に延びる多数本のビット線と、行方向
に延びる多数本のワード線とを備えたＤＲＡＭ又はＳＲ
ＡＭ等のメモリセルから成るアレイである。中央に位置
するのは、大量のデータを一括して同じ処理を行うこと
のできるデータ処理部３０である。
【００５２】このようなメモリを用いてデータ処理を行
う場合を説明する。先ず、図１のメモリコントローラ４
は、メモリアレイＡのワード線Ｃに接続されたメモリセ
ル（第１の領域）にデータ処理仕様情報を書き込み、こ
れ等のデータ処理仕様情報を一括してデータ処理部３０
に転送する。この転送により、データ処理部３０の動
作、即ち、処理仕様が規定される。
【００５３】次いで、メモリコントローラ４は、メモリ
アレイＡの他のワード線ａに接続されたメモリセル（第
２の領域）に、処理されるデータを書き込み、前記デー
タ処理部３０の処理仕様の規定後に、これ等のデータを
一括してデータ処理部３０に転送する。データ処理部３
０は、前記転送されたデータを、前記規定された処理仕
様でもって処理し、その処理結果を例えばメモリアレイ
Ｂ内のワード線ｂに接続されたメモリセル（第３の領
域）に貯える。尚、処理結果を貯えるメモリセルは、前
記処理されるデータを貯えるメモリセルと同一として、
処理結果をそれ等のメモリセルに上書きしても構わな
い。
【００５４】このように、メモリアレイＡ、Ｂとデータ
処理部３０との間でデータ及びデータ処理仕様情報が大
量にやり取りされ、そのビット幅は例えば１０２４ビッ
ト等の超多ビットデータとなっている。
【００５５】その後、前記処理とは異なる処理を続けて
行うには、メモリアレイの他のワード線に接続されたメ
モリセルに別のデータ処理仕様情報を貯え、その処理仕
様情報を再度一括してデータ処理部３０にロードし、次
に、前記メモリアレイＢ内のワード線ｂに接続されたメ
モリセルに貯えられた処理結果を、再度データ処理部３
０に戻して、その処理結果に対して前記別のデータ処理
仕様に基づく処理を行うことによってなされる。この動
作について図５を用いて説明する。
【００５６】図５（ａ）に示すように、先ず、メモリア
レイＡに属するワード線ｃに接続されたメモリセルに貯
えたデータ処理仕様情報を一括してデータ処理部３０に
転送する。次に、メモリアレイＡに属するワード線ａに
接続されたメモリセルに貯えたデータを一括してデータ
処理部３０に転送する。データ処理部３０は、転送され
た前記データ処理仕様情報に基づいて前記転送されたデ
ータを処理し、その処理結果を中間結果Ｂとしてメモリ
アレイＢに属するワード線ｂに接続されたメモリセルに
ストアする。
【００５７】その後、図５（ｂ）に示すように、メモリ
アレイＡに属するワード線ｄに接続されたメモリセルに
貯えた他のデータ処理仕様情報を一括してデータ処理部
３０にロードし、続いて、前記中間結果Ｂがデータ処理
部３０に送られる。データ処理部３０は、ロードされた
前記他のデータ処理仕様情報に基づいて前記中間結果Ｂ
を処理し、その処理結果Ｃを、メモリアレイＡに属する
ワード線ｅに接続されたメモリセルに貯える。この処理
結果Ｃはメモリコントローラ４によりメモリの外部に読
み出される。
【００５８】このようなデータ処理では、データ処理部
３０での処理仕様の書き換えを行うオーバーヘッドが発
生するものの、大量のデータを一括して処理することが
できるので、全体としてデータ処理能力は格段に向上す
る。即ち、単純だが大量のデータを一括して処理できる
ようにデータ処理の全体を分解し、それ等の処理を続け
て行って、全体の処理を実現するので、高性能を実現す
ることができる。
【００５９】（第４の実施の形態）次に、本発明の第４
の実施の形態を説明する。
【００６０】図６は、前記図４の示したデータ処理機能
を有するメモリの内部構成の詳細を示す。
【００６１】同図において、左側部及び右側部には、各
々、１０２４ビット程度の超多ビットデータバス６０を
有するメモリアレイＡ、Ｂが位置する。そのメモリアレ
イＡ、Ｂ間に挟まれて、スイッチイングマトリックスＳ
列５０…、及びプログラマブルロジックＰＬ…がアレイ
状に配置される。この中央部に配置されたスイッチイン
グマトリックスＳ列５０…、及びプログラマブルロジッ
クＰＬ…により、再プログラム可能なリコンフィギュア
ブルロジックのデータ処理部３０´を構成している。制
御回路７０は、前記メモリアレイＡ、Ｂ、スイッチイン
グマトリックスＳ列５０…、及びプログラマブルロジッ
クＰＬ…を制御する。
【００６２】前記メモリアレイＡにおいて、第１のメモ
リセル群１０１は、第１のワード線群１００に接続され
ると共に、その多数のメモリセルに前記データ処理部３
０´のデータ処理仕様情報を格納する。また、第２のメ
モリセル群１０３は、第２のワード線群１０２に接続さ
れると共に、その多数のメモリセルに、処理すべきデー
タ群が貯えられる。更に、メモリアレイＢにおいて、第
３のメモリセル群１０５は、第３のワード線群１０４に
接続されると共に、その多数のメモリセルは、処理結果
を格納する場所となる。
【００６３】ここで、各スイッチングマトリックスＳ列
５０は、プログラマブルロジックＰＬとのデータのやり
取り、及び超多ビットデータバス６０のビット間（図で
は上下方向）のデータのやり取りを行う。
【００６４】以下、本実施の形態のデータ処理機能を有
するメモリの動作を説明する。
【００６５】先ず、一方のメモリアレイＡから、超多ビ
ットデータバス６０を介して第１のメモリセル群１０１
のデータの処理仕様情報がデータ処理部３０´にロード
される。この処理仕様情報は、スイッチングマトリック
スＳ列５０…の接続情報と、プログラマブルロジックＰ
Ｌ…のプログラム情報とから成る。
【００６６】次に、メモリアレイＡから、第２のメモリ
セル群１０３に貯えられた処理すべきデータがデータ処
理部３０´にロードされる。データ処理部３０´での処
理結果は、他方のメモリアレイＢの第３のメモリセル群
１０５に格納される。これ等の一連の動作は制御回路７
０により制御される。
【００６７】尚、図６では、２個のメモリアレイＡとＢ
とが物理的に別れている構成を示したが、分割されてい
る必要はない。
【００６８】（第５の実施の形態）続けて、第５の実施
の形態を説明する。本実施の形態は、前記図６に示した
データ処理機能を有するメモリを更に改良したものであ
る。
【００６９】図７は本実施の形態のデータ処理機能を有
するメモリの構成を示す。同図では、中央に、超多ビッ
トレジスタ８０が位置し、その左右両側にデータ処理部
３０''、３０''が位置する。各データ処理部３０''、３
０''は、前記第４の実施の形態と同様に、アレイ状に配
置されたスイッチイングマトリックスＳ列５０…、及び
プログラマブルロジックＰＬ…により構成される。
【００７０】本実施の形態のデータ処理機能を有するメ
モリでは、２個のデータ処理部３０''、３０''が各々そ
の動作を独立して行うことができるので、見掛け上、デ
ータ処理仕様情報のロードに要する時間を隠すことがで
きる。即ち、 フェイズ１） 一方の処理部：データ処理、他方の処理部：処理仕様情
報のロード フェイズ２） 一方の処理部：処理仕様情報のロード、他方の処理部：
データ処理 という２つのフェイズを交互に繰り返すことが可能であ
る。
【００７１】（第６の実施の形態）次に、第６の実施の
形態を説明する。
【００７２】本実施の形態は、前記第５の実施の形態の
ように、中央に超多ビットレジスタ８０を配置したデー
タ処理機能を有するメモリを使用して、より一層高度な
デュアルポート的な使用を可能にするものである。
【００７３】デュアルポート的な使用とは、図８におけ
るような構成を意味する。即ち、メモリネットワークと
しての２つのメモリバス９０、９１の間で、データ処理
機能を有するメモリＭＭが共有メモリとして利用される
構成を意味する。同図において、Ｍｉ、Ｍｊはメモリバ
ス９０のみに接続されたデータ処理機能を有さない又は
有するメモリであって、コアロジック９２内のメモリコ
ントローラ９３により制御される。同様に、Ｍｋ、Ｍｌ
はメモリバス９１のみに接続されたデータ処理機能を有
さない又は有するメモリであって、コアロジック９４内
のメモリコントローラ９５により制御される。
【００７４】前記データ処理機能を有するメモリＭＭの
内部構成を図９に示す。同図において、中央には超多ビ
ットレジスタ８０が存在し、その左右両側には、各々、
外側に向かって順番に、データ処理部３０''a 、３０''
b 、メモリアレイＡ、Ｂ、及びデータ入出力部９６、９
７が位置する。これ等は、各々、超多ビットデータバス
９８、９９により接続されている。
【００７５】このような構成により、２つのメモリバス
Ａ、Ｂ間でのデータのやり取りと、データ処理とを同時
に実現できる。
【００７６】
【発明の効果】以上説明したように、本発明によれば、
データ処理機能を有する半導体デバイスをメモリネット
ワークに接続し、この半導体デバイス内でデータ処理を
行ったので、メモリネットワークを介したワークデータ
の転送を無くし、よってデータ処理能力を向上を図るこ
とができる。また、本発明によれば、メモリモジュール
等のように増設が容易であると共に、ソフトウエアでの
アップデートが可能である等、多くの利点を有する。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態のコンピュータシス
テムの構成を示す図である。
【図２】本発明の第２の実施の形態のダイナミックアド
レスリネーム機能の説明図である。
【図３】同実施の形態のダイナミックアドレスリネーム
機能を実現する実際のメモリの回路構成を示す図であ
る。
【図４】本発明の第３の実施の形態におけるデータ処理
機能を有するメモリの概略構成を示す図である。
【図５】同実施の形態におけるデータ処理機能を有する
メモリの動作説明図である。
【図６】本発明の第４の実施の形態におけるデータ処理
部の具体的な内部構成を示す図である。
【図７】本発明の第５の実施の形態におけるデータ処理
部の具体的な内部構成を示す図である。
【図８】本発明の第６の実施の形態におけるコンピュー
タシステムの全体概略構成を示す図である。
【図９】同実施の形態におけるデータ処理機能を有する
共有メモリの内部構成を示す図である。
【図１０】プログラマブルロウデコーダの内部構成を示
す図である。
【図１１】従来のコンピュータシステムの一例を示す図
である。
【図１２】従来のコンピュータシステムの他の例を示す
図である。
【符号の説明】 １、１´ ＣＰＵ ２ ホストバス ３ コアロジック ４ メモリコントローラ ５ メモリバス ６、７ メモリ（データ処理機能を有さない半導
体デバイス） ８，９ データ処理機能を有するメモリ（半導体
デバイス） １０ 周辺機器バス １１ ハードディスク装置 １２ グラフィックカード １３ ＣＲＴ装置 １４ 音声ボード １５ スピーカー １６ ＲＯＭ ２０ プログラマブルロウデコーダ ２１ プログラマブルコラムデコーダ ３０、３０´、３０'' データ処理部 ５０ スイッチングマトリックスＳ列 ＰＬ プログラマブルロジック ６０ 超多ビットデータバス ８０ 超多ビットレジスタ ９０、９１ メモリバス ＭＭ 共有メモリ（データ処理機能を有する
半導体デバイス）

Claims (18)

    【特許請求の範囲】
  1. 【請求項１】 メモリネットワークに接続され、且つデ
    ータ処理機能を有する半導体デバイスを備えることを特
    徴とするコンピュータシステム。
  2. 【請求項２】 ＣＰＵと、 前記ＣＰＵに接続されたホストバスと、 前記ホストバスを介して前記ＣＰＵに接続され、且つメ
    モリコントローラを有するコアロジックと、 前記コアロジックの前記メモリコントローラに接続され
    たメモリネットワークと、 前記メモリネットワークに接続され、データ処理機能を
    有さない半導体デバイスと、 前記メモリネットワークに接続され、且つデータ処理機
    能を有する半導体デバイスと、 前記コアロジックに接続された周辺機器バスと、 前記周辺機器バスに接続されたマスストレージ装置とを
    備えたことを特徴とするコンピュータシステム。
  3. 【請求項３】 データ処理機能を有する半導体デバイス
    は、モジュール形状をなすことを特徴とする請求項２記
    載のコンピュータシステム。
  4. 【請求項４】 メモリネットワークに接続され、コント
    ローラから前記メモリネットワークを介してメモリとし
    てアクセスされ、且つデータ処理機能を有する半導体デ
    バイスを備えることを特徴とするコンピュータシステ
    ム。
  5. 【請求項５】 メモリネットワークに接続され、メモリ
    エミュレーション機能を有する半導体デバイスを備える
    ことを特徴とするコンピュータシステム。
  6. 【請求項６】 データ処理機能を有し且つメモリとして
    機能する半導体デバイスのメモリ空間内の予め決められ
    た領域に、処理すべきデータを書き込み、 次いで、前記半導体デバイスが、前記データを処理し、
    その処理結果を前記メモリ空間内の前記予め決められた
    領域又は他の所定領域に書き込み、 前記処理結果の書き込み後に、前記半導体デバイスのメ
    モリ空間内の前記予め決められた領域又は他の所定領域
    を読みに行くことにより、前記処理データの処理結果を
    得ることを特徴とするデータ処理方法。
  7. 【請求項７】 コントローラと、データ処理機能を有し
    且つメモリとして機能する半導体デバイスとを備えたデ
    ータ処理装置のデータ処理方法であって、 前記コントローラは、 前記半導体デバイスのメモリ空間内の第１の領域に、行
    うべき処理の仕様情報を書き込むと共に、 前記メモリ空間内の第２の領域に、処理するべきデータ
    を書き込み、 次いで、前記半導体デバイスは、前記メモリ空間の第１
    の領域に書き込まれた処理仕様情報に基づいて、前記第
    ２の領域に書き込まれたデータを処理し、その処理結果
    を前記メモリ空間内の第３の領域に書き込み、 その後、前記コントローラは、前記メモリ空間内の第３
    の領域から処理結果を読み出すことを特徴とするデータ
    処理方法。
  8. 【請求項８】 半導体デバイスのメモリ空間内の第２の
    領域と第３の領域とは、同一領域であって、 前記半導体デバイスは、データが書き込まれた第２の領
    域に、処理結果を上書きすることを特徴とする請求項７
    記載のデータ処理方法。
  9. 【請求項９】 前記コントローラは、 前記行うべき処理に要する時間情報を読み出し、 前記読み出した時間情報に基づいて、その時間情報が示
    す時間後に、メモリ空間内の第３の領域に書き込まれた
    処理結果を読み出すことを特徴とする請求項７又は請求
    項８記載のデータ処理方法。
  10. 【請求項１０】 前記半導体デバイスは、メモリネット
    ワークを通じてコントローラに接続され、 前記コントローラには、 前記半導体デバイスで行わせるべき処理毎に、その各処
    理に必要な時間情報が格納されることを特徴とする請求
    項９記載のデータ処理方法。
  11. 【請求項１１】 データ処理機能を有する半導体デバイ
    スでの処理の実行の直前に、その実行すべき処理を記述
    する情報をダイナミックに書き換えて、その処理を実行
    することを特徴とする前記請求項７、請求項８、請求項
    ９又は請求項１０記載のデータ処理方法。
  12. 【請求項１２】 コントローラと、 前記コントローラにメモリネットワークを介して接続さ
    れ且つデータ処理機能を有する半導体デバイスと、 前記半導体デバイスがデータ処理機能を有していること
    及びそのデータ処理機能の種類を前記コントローラに知
    らせる通知手段とを備えることを特徴とするデータ処理
    装置。
  13. 【請求項１３】 コントローラと、 前記コントローラにメモリネットワークを介して接続さ
    れ且つデータ処理機能を有する半導体デバイスと、 前記メモリネットワークに接続され且つデータ処理機能
    を有さない半導体デバイスとを有するデータ処理装置の
    データ処理方法であって、 前記コントローラは、半導体デバイス識別アドレスを変
    更しながら、前記メモリネットワーク上に接続された前
    記半導体デバイスの所定アドレスに各々識別要求情報を
    書き込むことを繰り返し、 次いて、前記データ処理機能を有する半導体デバイス
    は、前記書き込まれた識別要求情報を、自己の有するデ
    ータ処理機能に応じて変更し、 その後、再度、前記コントローラが、前記半導体デバイ
    ス識別アドレスを変更しながら、前記メモリネットワー
    ク上に接続された前記半導体デバイスの前記所定アドレ
    スに存在するデータを読みに行くことを繰返して、 前記各半導体デバイスが、データ処理機能を有さないこ
    と、又は、データ処理機能を有すること及びその有する
    データ処理機能の種類を前記コントローラが認識するこ
    とを特徴とするデータ処理方法。
  14. 【請求項１４】 前記メモリネットワークは、バス型の
    ネットワーク構成であることを特徴とする請求項１、請
    求項２、請求項３、請求項４、請求項５、請求項１０、
    請求項１２又は請求項１３記載のコンピュータシステ
    ム、データ処理装置又はデータ処理方法。
  15. 【請求項１５】 前記メモリネットワークは、リング型
    のネットワーク構成であることを特徴とする請求項１、
    請求項２、請求項３、請求項４、請求項５、請求項１
    ０、請求項１２又は請求項１３記載のコンピュータシス
    テム、データ処理装置又はデータ処理方法。
  16. 【請求項１６】 メモリとして機能し且つデータ処理機
    能を有する半導体デバイスを備えた半導体集積回路であ
    って、 前記半導体デバイスに割り当てられたメモリアドレス空
    間内の論理的アドレスと、実際の物理的アドレスとの関
    係を動的に変更する変更手段を備えることを特徴とする
    半導体集積回路。
  17. 【請求項１７】 複数のメモリネットワークと、 データ処理機能を有する半導体デバイスとを備え、 前記半導体デバイスは、前記複数のメモリネットワーク
    に接続され、且つ前記複数のメモリネットワーク間相互
    でデータのやり取りを行うデータ交換機能を有すること
    を特徴とするコンピュータシステム。
  18. 【請求項１８】 メモリネットワークに接続され、且つ
    データ処理機能及び画像表示機能を有する半導体デバイ
    スを備えたことを特徴とするコンピュータシステム。
JP9167612A 1997-06-24 1997-06-24 半導体集積回路、コンピュータシステム、データ処理装置及びデータ処理方法 Withdrawn JPH1115773A (ja)

Priority Applications (5)

Application Number Priority Date Filing Date Title
JP9167612A JPH1115773A (ja) 1997-06-24 1997-06-24 半導体集積回路、コンピュータシステム、データ処理装置及びデータ処理方法
TW087109028A TW421795B (en) 1997-06-24 1998-06-05 Semiconductor integrated circuit, computer system, data processing device and data processing method
SG9801249A SG86323A1 (en) 1997-06-24 1998-06-06 Semiconductor integrated circuit, computer system data processor and data processing method
KR1019980023893A KR19990007287A (ko) 1997-06-24 1998-06-24 반도체 집적회로, 컴퓨터 시스템, 데이터 처리장치 및 데이터 처리방법
US09/779,751 US20010010057A1 (en) 1997-06-24 2001-02-09 Semiconductor integrated circuit, computer system, data processor and data processing method

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP9167612A JPH1115773A (ja) 1997-06-24 1997-06-24 半導体集積回路、コンピュータシステム、データ処理装置及びデータ処理方法

Publications (1)

Publication Number Publication Date
JPH1115773A true JPH1115773A (ja) 1999-01-22

Family

ID=15853019

Family Applications (1)

Application Number Title Priority Date Filing Date
JP9167612A Withdrawn JPH1115773A (ja) 1997-06-24 1997-06-24 半導体集積回路、コンピュータシステム、データ処理装置及びデータ処理方法

Country Status (5)

Country Link
US (1) US20010010057A1 (ja)
JP (1) JPH1115773A (ja)
KR (1) KR19990007287A (ja)
SG (1) SG86323A1 (ja)
TW (1) TW421795B (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002509302A (ja) * 1997-12-17 2002-03-26 エス・アール・シィ・コンピューターズ・インコーポレイテッド メモリサブシステムに複数のメモリアルゴリズムプロセッサを組込むマルチプロセッサコンピュータアーキテクチャ
JP2019204485A (ja) * 2018-05-25 2019-11-28 エスケーハイニックス株式会社ＳＫｈｙｎｉｘ Ｉｎｃ． マシンラーニング装置、及びそれを利用したマシンラーニングシステム

Families Citing this family (155)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7373440B2 (en) * 1997-12-17 2008-05-13 Src Computers, Inc. Switch/network adapter port for clustered computers employing a chain of multi-adaptive processors in a dual in-line memory module format
US6438737B1 (en) * 2000-02-15 2002-08-20 Intel Corporation Reconfigurable logic for a computer
US7281228B2 (en) * 2004-02-11 2007-10-09 Infineon Technologies Ag Configurable memory system for embedded processors
CN102902641B (zh) * 2006-07-28 2016-08-10 联想创新有限公司（香港) Cpu连接电路、数据处理装置、算术处理设备及相应方法
US9477636B2 (en) * 2009-10-21 2016-10-25 Micron Technology, Inc. Memory having internal processors and data communication methods in memory
WO2014074483A2 (en) * 2012-11-09 2014-05-15 Sandisk Technologies Inc. On-device data analytics using nand flash based intelligent memory
US8811085B2 (en) 2012-11-09 2014-08-19 Sandisk Technologies Inc. On-device data analytics using NAND flash based intelligent memory
US8773909B2 (en) 2012-11-09 2014-07-08 Sandisk Technologies Inc. CAM NAND with or function and full chip search capability
US8780633B2 (en) 2012-11-09 2014-07-15 SanDisk Technologies, Inc. De-duplication system using NAND flash based content addressable memory
US8780635B2 (en) 2012-11-09 2014-07-15 Sandisk Technologies Inc. Use of bloom filter and improved program algorithm for increased data protection in CAM NAND memory
US8817541B2 (en) 2012-11-09 2014-08-26 Sandisk Technologies Inc. Data search using bloom filters and NAND based content addressable memory
US8792279B2 (en) 2012-11-09 2014-07-29 Sandisk Technologies Inc. Architectures for data analytics using computational NAND memory
US9104551B2 (en) 2012-11-09 2015-08-11 Sandisk Technologies Inc. NAND flash based content addressable memory
US8780632B2 (en) 2012-11-09 2014-07-15 Sandisk Technologies Inc. De-duplication techniques using NAND flash based content addressable memory
US8780634B2 (en) 2012-11-09 2014-07-15 Sandisk Technologies Inc. CAM NAND with OR function and full chip search capability
US9158667B2 (en) 2013-03-04 2015-10-13 Micron Technology, Inc. Apparatuses and methods for performing logical operations using sensing circuitry
US9075424B2 (en) 2013-03-06 2015-07-07 Sandisk Technologies Inc. Compensation scheme to improve the stability of the operational amplifiers
US8964496B2 (en) 2013-07-26 2015-02-24 Micron Technology, Inc. Apparatuses and methods for performing compare operations using sensing circuitry
US8971124B1 (en) 2013-08-08 2015-03-03 Micron Technology, Inc. Apparatuses and methods for performing logical operations using sensing circuitry
US9153305B2 (en) 2013-08-30 2015-10-06 Micron Technology, Inc. Independently addressable memory array address spaces
US9019785B2 (en) 2013-09-19 2015-04-28 Micron Technology, Inc. Data shifting via a number of isolation devices
US9449675B2 (en) 2013-10-31 2016-09-20 Micron Technology, Inc. Apparatuses and methods for identifying an extremum value stored in an array of memory cells
US9430191B2 (en) 2013-11-08 2016-08-30 Micron Technology, Inc. Division operations for memory
US9934856B2 (en) 2014-03-31 2018-04-03 Micron Technology, Inc. Apparatuses and methods for comparing data patterns in memory
US9711207B2 (en) 2014-06-05 2017-07-18 Micron Technology, Inc. Performing logical operations using sensing circuitry
US9830999B2 (en) 2014-06-05 2017-11-28 Micron Technology, Inc. Comparison operations in memory
US9711206B2 (en) 2014-06-05 2017-07-18 Micron Technology, Inc. Performing logical operations using sensing circuitry
US9704540B2 (en) 2014-06-05 2017-07-11 Micron Technology, Inc. Apparatuses and methods for parity determination using sensing circuitry
US9779019B2 (en) 2014-06-05 2017-10-03 Micron Technology, Inc. Data storage layout
US9786335B2 (en) 2014-06-05 2017-10-10 Micron Technology, Inc. Apparatuses and methods for performing logical operations using sensing circuitry
US10074407B2 (en) 2014-06-05 2018-09-11 Micron Technology, Inc. Apparatuses and methods for performing invert operations using sensing circuitry
US9910787B2 (en) 2014-06-05 2018-03-06 Micron Technology, Inc. Virtual address table
US9496023B2 (en) 2014-06-05 2016-11-15 Micron Technology, Inc. Comparison operations on logical representations of values in memory
US9449674B2 (en) 2014-06-05 2016-09-20 Micron Technology, Inc. Performing logical operations using sensing circuitry
US9455020B2 (en) 2014-06-05 2016-09-27 Micron Technology, Inc. Apparatuses and methods for performing an exclusive or operation using sensing circuitry
US9589602B2 (en) 2014-09-03 2017-03-07 Micron Technology, Inc. Comparison operations in memory
US10068652B2 (en) 2014-09-03 2018-09-04 Micron Technology, Inc. Apparatuses and methods for determining population count
US9904515B2 (en) 2014-09-03 2018-02-27 Micron Technology, Inc. Multiplication operations in memory
US9740607B2 (en) 2014-09-03 2017-08-22 Micron Technology, Inc. Swap operations in memory
US9847110B2 (en) 2014-09-03 2017-12-19 Micron Technology, Inc. Apparatuses and methods for storing a data value in multiple columns of an array corresponding to digits of a vector
US9747961B2 (en) 2014-09-03 2017-08-29 Micron Technology, Inc. Division operations in memory
US9898252B2 (en) 2014-09-03 2018-02-20 Micron Technology, Inc. Multiplication operations in memory
US9836218B2 (en) 2014-10-03 2017-12-05 Micron Technology, Inc. Computing reduction and prefix sum operations in memory
US9940026B2 (en) 2014-10-03 2018-04-10 Micron Technology, Inc. Multidimensional contiguous memory allocation
US10163467B2 (en) 2014-10-16 2018-12-25 Micron Technology, Inc. Multiple endianness compatibility
US10147480B2 (en) 2014-10-24 2018-12-04 Micron Technology, Inc. Sort operation in memory
US9779784B2 (en) 2014-10-29 2017-10-03 Micron Technology, Inc. Apparatuses and methods for performing logical operations using sensing circuitry
US10073635B2 (en) 2014-12-01 2018-09-11 Micron Technology, Inc. Multiple endianness compatibility
US9747960B2 (en) 2014-12-01 2017-08-29 Micron Technology, Inc. Apparatuses and methods for converting a mask to an index
US10032493B2 (en) 2015-01-07 2018-07-24 Micron Technology, Inc. Longest element length determination in memory
US10061590B2 (en) 2015-01-07 2018-08-28 Micron Technology, Inc. Generating and executing a control flow
US9583163B2 (en) 2015-02-03 2017-02-28 Micron Technology, Inc. Loop structure for operations in memory
WO2016126472A1 (en) 2015-02-06 2016-08-11 Micron Technology, Inc. Apparatuses and methods for scatter and gather
CN107408404B (zh) 2015-02-06 2021-02-12 美光科技公司 用于存储器装置的设备及方法以作为程序指令的存储
EP3254286B1 (en) 2015-02-06 2019-09-11 Micron Technology, INC. Apparatuses and methods for parallel writing to multiple memory device locations
US10522212B2 (en) 2015-03-10 2019-12-31 Micron Technology, Inc. Apparatuses and methods for shift decisions
US9898253B2 (en) 2015-03-11 2018-02-20 Micron Technology, Inc. Division operations on variable length elements in memory
US9741399B2 (en) 2015-03-11 2017-08-22 Micron Technology, Inc. Data shift by elements of a vector in memory
CN107430874B (zh) 2015-03-12 2021-02-02 美光科技公司 用于数据移动的设备及方法
US10146537B2 (en) 2015-03-13 2018-12-04 Micron Technology, Inc. Vector population count determination in memory
US10049054B2 (en) 2015-04-01 2018-08-14 Micron Technology, Inc. Virtual register file
US10140104B2 (en) 2015-04-14 2018-11-27 Micron Technology, Inc. Target architecture determination
US9959923B2 (en) 2015-04-16 2018-05-01 Micron Technology, Inc. Apparatuses and methods to reverse data stored in memory
US10073786B2 (en) 2015-05-28 2018-09-11 Micron Technology, Inc. Apparatuses and methods for compute enabled cache
US9704541B2 (en) 2015-06-12 2017-07-11 Micron Technology, Inc. Simulating access lines
US9921777B2 (en) 2015-06-22 2018-03-20 Micron Technology, Inc. Apparatuses and methods for data transfer from sensing circuitry to a controller
US9996479B2 (en) 2015-08-17 2018-06-12 Micron Technology, Inc. Encryption of executables in computational memory
US10282486B2 (en) 2015-09-08 2019-05-07 Micron Technology, Inc. Methods and apparatuses for searching data stored in a memory array using a replicated data pattern
US9891842B2 (en) 2015-09-08 2018-02-13 Micron Technology, Inc. Searching data in parallel using processor-in-memory devices
US9905276B2 (en) 2015-12-21 2018-02-27 Micron Technology, Inc. Control of sensing components in association with performing operations
US9952925B2 (en) 2016-01-06 2018-04-24 Micron Technology, Inc. Error code calculation on sensing circuitry
US10048888B2 (en) 2016-02-10 2018-08-14 Micron Technology, Inc. Apparatuses and methods for partitioned parallel data movement
US9892767B2 (en) 2016-02-12 2018-02-13 Micron Technology, Inc. Data gathering in memory
US9971541B2 (en) 2016-02-17 2018-05-15 Micron Technology, Inc. Apparatuses and methods for data movement
US10956439B2 (en) 2016-02-19 2021-03-23 Micron Technology, Inc. Data transfer with a bit vector operation device
US9899070B2 (en) 2016-02-19 2018-02-20 Micron Technology, Inc. Modified decode for corner turn
US9697876B1 (en) 2016-03-01 2017-07-04 Micron Technology, Inc. Vertical bit vector shift in memory
US9997232B2 (en) 2016-03-10 2018-06-12 Micron Technology, Inc. Processing in memory (PIM) capable memory device having sensing circuitry performing logic operations
US10262721B2 (en) 2016-03-10 2019-04-16 Micron Technology, Inc. Apparatuses and methods for cache invalidate
US10379772B2 (en) 2016-03-16 2019-08-13 Micron Technology, Inc. Apparatuses and methods for operations using compressed and decompressed data
US9910637B2 (en) 2016-03-17 2018-03-06 Micron Technology, Inc. Signed division in memory
US10120740B2 (en) 2016-03-22 2018-11-06 Micron Technology, Inc. Apparatus and methods for debugging on a memory device
US10388393B2 (en) 2016-03-22 2019-08-20 Micron Technology, Inc. Apparatus and methods for debugging on a host and memory device
US11074988B2 (en) 2016-03-22 2021-07-27 Micron Technology, Inc. Apparatus and methods for debugging on a host and memory device
US10977033B2 (en) 2016-03-25 2021-04-13 Micron Technology, Inc. Mask patterns generated in memory from seed vectors
US10474581B2 (en) 2016-03-25 2019-11-12 Micron Technology, Inc. Apparatuses and methods for cache operations
US10430244B2 (en) 2016-03-28 2019-10-01 Micron Technology, Inc. Apparatuses and methods to determine timing of operations
US10074416B2 (en) 2016-03-28 2018-09-11 Micron Technology, Inc. Apparatuses and methods for data movement
US10453502B2 (en) 2016-04-04 2019-10-22 Micron Technology, Inc. Memory bank power coordination including concurrently performing a memory operation in a selected number of memory regions
US10607665B2 (en) 2016-04-07 2020-03-31 Micron Technology, Inc. Span mask generation
US9818459B2 (en) 2016-04-19 2017-11-14 Micron Technology, Inc. Invert operations using sensing circuitry
US9659605B1 (en) 2016-04-20 2017-05-23 Micron Technology, Inc. Apparatuses and methods for performing corner turn operations using sensing circuitry
US10153008B2 (en) 2016-04-20 2018-12-11 Micron Technology, Inc. Apparatuses and methods for performing corner turn operations using sensing circuitry
US10042608B2 (en) 2016-05-11 2018-08-07 Micron Technology, Inc. Signed division in memory
US9659610B1 (en) 2016-05-18 2017-05-23 Micron Technology, Inc. Apparatuses and methods for shifting data
US10049707B2 (en) 2016-06-03 2018-08-14 Micron Technology, Inc. Shifting data
US10387046B2 (en) 2016-06-22 2019-08-20 Micron Technology, Inc. Bank to bank data transfer
US10037785B2 (en) 2016-07-08 2018-07-31 Micron Technology, Inc. Scan chain operation in sensing circuitry
US10388360B2 (en) 2016-07-19 2019-08-20 Micron Technology, Inc. Utilization of data stored in an edge section of an array
US10733089B2 (en) 2016-07-20 2020-08-04 Micron Technology, Inc. Apparatuses and methods for write address tracking
US10387299B2 (en) 2016-07-20 2019-08-20 Micron Technology, Inc. Apparatuses and methods for transferring data
US9972367B2 (en) 2016-07-21 2018-05-15 Micron Technology, Inc. Shifting data in sensing circuitry
US9767864B1 (en) 2016-07-21 2017-09-19 Micron Technology, Inc. Apparatuses and methods for storing a data value in a sensing circuitry element
US10303632B2 (en) 2016-07-26 2019-05-28 Micron Technology, Inc. Accessing status information
US10468087B2 (en) 2016-07-28 2019-11-05 Micron Technology, Inc. Apparatuses and methods for operations in a self-refresh state
US9990181B2 (en) 2016-08-03 2018-06-05 Micron Technology, Inc. Apparatuses and methods for random number generation
US11029951B2 (en) 2016-08-15 2021-06-08 Micron Technology, Inc. Smallest or largest value element determination
US10606587B2 (en) 2016-08-24 2020-03-31 Micron Technology, Inc. Apparatus and methods related to microcode instructions indicating instruction types
US10466928B2 (en) 2016-09-15 2019-11-05 Micron Technology, Inc. Updating a register in memory
US10387058B2 (en) 2016-09-29 2019-08-20 Micron Technology, Inc. Apparatuses and methods to change data category values
US10014034B2 (en) 2016-10-06 2018-07-03 Micron Technology, Inc. Shifting data in sensing circuitry
US10529409B2 (en) 2016-10-13 2020-01-07 Micron Technology, Inc. Apparatuses and methods to perform logical operations using sensing circuitry
US9805772B1 (en) 2016-10-20 2017-10-31 Micron Technology, Inc. Apparatuses and methods to selectively perform logical operations
CN207637499U (zh) 2016-11-08 2018-07-20 美光科技公司 用于形成在存储器单元阵列上方的计算组件的设备
US10423353B2 (en) 2016-11-11 2019-09-24 Micron Technology, Inc. Apparatuses and methods for memory alignment
US9761300B1 (en) 2016-11-22 2017-09-12 Micron Technology, Inc. Data shift apparatuses and methods
US10402340B2 (en) 2017-02-21 2019-09-03 Micron Technology, Inc. Memory array page table walk
US10403352B2 (en) 2017-02-22 2019-09-03 Micron Technology, Inc. Apparatuses and methods for compute in data path
US10268389B2 (en) 2017-02-22 2019-04-23 Micron Technology, Inc. Apparatuses and methods for in-memory operations
US10838899B2 (en) 2017-03-21 2020-11-17 Micron Technology, Inc. Apparatuses and methods for in-memory data switching networks
US11222260B2 (en) 2017-03-22 2022-01-11 Micron Technology, Inc. Apparatuses and methods for operating neural networks
US10185674B2 (en) 2017-03-22 2019-01-22 Micron Technology, Inc. Apparatus and methods for in data path compute operations
US10049721B1 (en) 2017-03-27 2018-08-14 Micron Technology, Inc. Apparatuses and methods for in-memory operations
US10043570B1 (en) 2017-04-17 2018-08-07 Micron Technology, Inc. Signed element compare in memory
US10147467B2 (en) 2017-04-17 2018-12-04 Micron Technology, Inc. Element value comparison in memory
US9997212B1 (en) 2017-04-24 2018-06-12 Micron Technology, Inc. Accessing data in memory
US10942843B2 (en) 2017-04-25 2021-03-09 Micron Technology, Inc. Storing data elements of different lengths in respective adjacent rows or columns according to memory shapes
US10236038B2 (en) 2017-05-15 2019-03-19 Micron Technology, Inc. Bank to bank data transfer
US10068664B1 (en) 2017-05-19 2018-09-04 Micron Technology, Inc. Column repair in memory
US10013197B1 (en) 2017-06-01 2018-07-03 Micron Technology, Inc. Shift skip
US10262701B2 (en) 2017-06-07 2019-04-16 Micron Technology, Inc. Data transfer between subarrays in memory
US10152271B1 (en) 2017-06-07 2018-12-11 Micron Technology, Inc. Data replication
US10318168B2 (en) 2017-06-19 2019-06-11 Micron Technology, Inc. Apparatuses and methods for simultaneous in data path compute operations
US10162005B1 (en) 2017-08-09 2018-12-25 Micron Technology, Inc. Scan chain operations
US10534553B2 (en) 2017-08-30 2020-01-14 Micron Technology, Inc. Memory array accessibility
US10741239B2 (en) 2017-08-31 2020-08-11 Micron Technology, Inc. Processing in memory device including a row address strobe manager
US10346092B2 (en) 2017-08-31 2019-07-09 Micron Technology, Inc. Apparatuses and methods for in-memory operations using timing circuitry
US10416927B2 (en) 2017-08-31 2019-09-17 Micron Technology, Inc. Processing in memory
US10409739B2 (en) 2017-10-24 2019-09-10 Micron Technology, Inc. Command selection policy
US10522210B2 (en) 2017-12-14 2019-12-31 Micron Technology, Inc. Apparatuses and methods for subarray addressing
US10332586B1 (en) 2017-12-19 2019-06-25 Micron Technology, Inc. Apparatuses and methods for subrow addressing
US10614875B2 (en) 2018-01-30 2020-04-07 Micron Technology, Inc. Logical operations using memory cells
US10437557B2 (en) 2018-01-31 2019-10-08 Micron Technology, Inc. Determination of a match between data values stored by several arrays
US11194477B2 (en) 2018-01-31 2021-12-07 Micron Technology, Inc. Determination of a match between data values stored by three or more arrays
US10725696B2 (en) 2018-04-12 2020-07-28 Micron Technology, Inc. Command selection policy with read priority
US10440341B1 (en) 2018-06-07 2019-10-08 Micron Technology, Inc. Image processor formed in an array of memory cells
US11175915B2 (en) 2018-10-10 2021-11-16 Micron Technology, Inc. Vector registers implemented in memory
US10769071B2 (en) 2018-10-10 2020-09-08 Micron Technology, Inc. Coherent memory access
US10483978B1 (en) * 2018-10-16 2019-11-19 Micron Technology, Inc. Memory device processing
US11184446B2 (en) 2018-12-05 2021-11-23 Micron Technology, Inc. Methods and apparatus for incentivizing participation in fog networks
US10867655B1 (en) 2019-07-08 2020-12-15 Micron Technology, Inc. Methods and apparatus for dynamically adjusting performance of partitioned memory
US11360768B2 (en) 2019-08-14 2022-06-14 Micron Technolgy, Inc. Bit string operations in memory
US11449577B2 (en) 2019-11-20 2022-09-20 Micron Technology, Inc. Methods and apparatus for performing video processing matrix operations within a memory array
US11853385B2 (en) 2019-12-05 2023-12-26 Micron Technology, Inc. Methods and apparatus for performing diversity matrix operations within a memory array
US11227641B1 (en) 2020-07-21 2022-01-18 Micron Technology, Inc. Arithmetic operations in memory

Family Cites Families (30)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5731048A (en) * 1980-07-31 1982-02-19 Mitsubishi Electric Corp Information processing equipment
US5179689A (en) * 1987-03-13 1993-01-12 Texas Instruments Incorporated Dataprocessing device with instruction cache
US5146592A (en) * 1987-09-14 1992-09-08 Visual Information Technologies, Inc. High speed image processing computer with overlapping windows-div
US5099448A (en) * 1989-06-28 1992-03-24 Nippon Sheet Glass Co., Ltd. Matrix-vector multiplication apparatus
US5844842A (en) * 1989-02-06 1998-12-01 Hitachi, Ltd. Nonvolatile semiconductor memory device
JPH03164816A (ja) * 1989-11-22 1991-07-16 Mitsubishi Electric Corp 情報処理装置
DE4129614C2 (de) * 1990-09-07 2002-03-21 Hitachi Ltd System und Verfahren zur Datenverarbeitung
TW376491B (en) * 1991-06-22 1999-12-11 Fuji Xerox Co Ltd Image processing system with a buffer memory
JP2501993B2 (ja) * 1992-02-24 1996-05-29 株式会社東芝 半導体記憶装置
JPH0619785A (ja) * 1992-03-27 1994-01-28 Matsushita Electric Ind Co Ltd 分散共有仮想メモリーとその構成方法
JPH05346884A (ja) * 1992-06-12 1993-12-27 Sony Corp データ記憶更新方法およびその装置
US5450603A (en) * 1992-12-18 1995-09-12 Xerox Corporation SIMD architecture with transfer register or value source circuitry connected to bus
US5761402A (en) * 1993-03-08 1998-06-02 Hitachi, Ltd. Array type disk system updating redundant data asynchronously with data access
JP3193525B2 (ja) * 1993-05-31 2001-07-30 キヤノン株式会社 情報処理装置
US5850540A (en) * 1993-07-02 1998-12-15 Sony Corporation Method and apparatus for time-sharing CPU system bus in image generation system
US6292202B1 (en) * 1993-07-29 2001-09-18 Canon Kabushiki Kaisha Image processing method and apparatus for hardware processing image data received from a device using software processing
JP3569310B2 (ja) * 1993-10-14 2004-09-22 株式会社ルネサステクノロジ 半導体記憶装置
JPH07114469A (ja) * 1993-10-18 1995-05-02 Mitsubishi Electric Corp データ処理装置
JP3199205B2 (ja) * 1993-11-19 2001-08-13 株式会社日立製作所 並列演算装置
US5574930A (en) * 1994-08-12 1996-11-12 University Of Hawaii Computer system and method using functional memory
JP3494489B2 (ja) * 1994-11-30 2004-02-09 株式会社ルネサステクノロジ 命令処理装置
US5761731A (en) * 1995-01-13 1998-06-02 Digital Equipment Corporation Method and apparatus for performing atomic transactions in a shared memory multi processor system
JPH08286999A (ja) * 1995-04-19 1996-11-01 Hitachi Ltd 半導体集積回路装置およびそれを用いたコンピュータシステム
US5764687A (en) * 1995-06-20 1998-06-09 Qualcomm Incorporated Mobile demodulator architecture for a spread spectrum multiple access communication system
US5835436A (en) * 1995-07-03 1998-11-10 Mitsubishi Denki Kabushiki Kaisha Dynamic type semiconductor memory device capable of transferring data between array blocks at high speed
US5892518A (en) * 1995-07-28 1999-04-06 Matsushita Electric Industrial Co., Ltd. Image generating apparatus with pixel calculation circuit including texture mapping and motion compensation
JPH0944373A (ja) * 1995-07-28 1997-02-14 Mazda Motor Corp 電子制御ユニットの調整装置
US5933651A (en) * 1995-09-29 1999-08-03 Matsushita Electric Works, Ltd. Programmable controller
JP2976871B2 (ja) * 1996-02-07 1999-11-10 日本電気株式会社 半導体記憶装置
JP3075184B2 (ja) * 1996-08-02 2000-08-07 日本電気株式会社 演算処理機能付主記憶システム及びその制御方法

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002509302A (ja) * 1997-12-17 2002-03-26 エス・アール・シィ・コンピューターズ・インコーポレイテッド メモリサブシステムに複数のメモリアルゴリズムプロセッサを組込むマルチプロセッサコンピュータアーキテクチャ
JP2019204485A (ja) * 2018-05-25 2019-11-28 エスケーハイニックス株式会社ＳＫｈｙｎｉｘ Ｉｎｃ． マシンラーニング装置、及びそれを利用したマシンラーニングシステム
US11972328B2 (en) 2018-05-25 2024-04-30 SK Hynix Inc. Machine learning device and machine learning system using the same

Also Published As

Publication number Publication date
SG86323A1 (en) 2002-02-19
KR19990007287A (ko) 1999-01-25
US20010010057A1 (en) 2001-07-26
TW421795B (en) 2001-02-11

Similar Documents

Publication Publication Date Title
JPH1115773A (ja) 半導体集積回路、コンピュータシステム、データ処理装置及びデータ処理方法
US8019948B2 (en) Multi-path accessible semiconductor memory device having mailbox areas and mailbox access control method thereof
EP1936628B1 (en) Memory device, memory controller and memory system
US5353427A (en) Semiconductor memory device for simple cache system with selective coupling of bit line pairs
US8015389B2 (en) Memory device, memory controller and memory system
US5815456A (en) Multibank -- multiport memories and systems and methods using the same
US8341328B2 (en) Method and system for local memory addressing in single instruction, multiple data computer system
KR100227133B1 (ko) 보존된 어드레싱을 이용하는 메모리 장치 및 이를 이용한 시스템및 방법
JPS62152050A (ja) 半導体メモリ
JPH09505424A (ja) 統合されたメモリシステムのための図形経路及びシステム経路を有するバスインタフェース
CN111679783A (zh) 存储器控制器
JPH01320564A (ja) 並列処理装置
JPH06187240A (ja) データ処理システムに用いられるメモリ装置およびその動作方法
CN111694772A (zh) 存储器控制器
EP0420339A2 (en) Multi-plane random access memory system
JP2535911B2 (ja) 半導体メモリ装置
JPH113324A (ja) メモリ内蔵のデータ処理装置及び処理システム
JPH024020B2 (ja)
JPS63217460A (ja) バツフア制御回路
JPS6289085A (ja) デ−タ転送方法
JPS6040115B2 (ja) バブルメモリのバンクスイツチ方式
JPH02250183A (ja) 図形描画装置におけるメモリとのインターフェース方法およびその装置
JPS61276195A (ja) 記憶装置
JPH09204393A (ja) 情報装置
JPH04258886A (ja) メモリ回路

Legal Events

Date Code Title Description
A300 Application deemed to be withdrawn because no request for examination was validly filed

Free format text: JAPANESE INTERMEDIATE CODE: A300

Effective date: 20040907