TW201635394A - 電子元件用磊晶基板、電子元件、電子元件用磊晶基板的製造方法、以及電子元件的製造方法 - Google Patents

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Masaru Shinomiya
Keitaro Tsuchiya
Hirokazu Goto
Ken Sato
Hiroshi Shikauchi
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Shinetsu Handotai Kk
Sanken Electric Co Ltd
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Abstract

本發明是一種電子元件用磊晶基板，其具有：矽系基板；AlN初始層，其被設置於該矽系基板上；及，緩衝層，其被設置於該AlN初始層上；其中，前述AlN初始層的位於前述緩衝層側的表面的粗糙度Sa為4nm以上。藉此，提供了一種電子元件用磊晶基板，其能夠抑制緩衝層構造的V形凹坑，並改善製作電子元件時的縱向漏洩電流特性。

Description

電子元件用磊晶基板、電子元件、電子元件用磊晶基板的製造方法、以及電子元件的製造方法
本發明是關於電子元件用磊晶基板、電子元件、電子元件用磊晶基板的製造方法、以及電子元件的製造方法。
關於電子元件用化合物半導體磊晶晶圓的製造技術，針對在矽(Si)基板上磊晶成長出氮化鎵(GaN)膜之半導體磊晶晶圓，正在檢討能夠改善其電特性，特別是縱向的漏洩電流的製造方法。
在這樣的檢討中，是在半導體磊晶晶圓製造後，於半導體磊晶晶圓表面製作出元件，並進行電特性評價。
先前，為了要實行磊晶成長，一直以來，較佳是要進行磊晶成長的基底的表面為平坦者。
例如，專利文獻1有談到初始層的AlN(氮化鋁)層的粗糙度，揭示了藉由將與AlN層接觸之矽基板的表面粗糙度作成0.2~1nm，來使成長於其上方之III族氮化物半導體的結晶性提高。然而，關於電特性，專利文獻1中並未提及。
[先前技術文獻]
(專利文獻)
專利文獻1：日本特開2011-066333號公報。
本發明人針對如上述的磊晶晶圓的電特性進行檢討，而發現到緩衝層構造的V形凹坑與縱向漏洩電流有關聯性，若緩衝層構造的V形凹坑較少，則縱向漏洩電流會減少。
然而，關於要怎樣抑制緩衝層構造的V形凹坑，則還有檢討的餘地。
本發明是鑑於上述問題點而完成，其目的在於提供一種電子元件用磊晶晶板，其能夠抑制緩衝層構造的V形凹坑，並改善製作電子元件時的電流漏洩特性。
為了達成上述目的，本發明提供一種電子元件用磊晶基板，其特徵在於具有：矽系基板；AlN初始層，其被設置於該矽系基板上；及，緩衝層，其被設置於該AlN初始層上；其中，前述AlN初始層的位於前述緩衝層側的表面的粗糙度Sa為4nm以上。
若如此地使AlN初始層的位於緩衝層側的表面的粗糙度Sa為4nm以上，則能夠抑制被形成於AlN初 始層上之緩衝層構造的V形凹坑，並改善製作電子元件時的縱向漏洩電流特性。
此時，較佳是前述AlN初始層的位於前述緩衝層側的表面的粗糙度Sa為8nm以下。
若如此地使AlN初始層的位於緩衝層側的表面的粗糙度Sa為8nm以下，則能夠確實地抑制被形成於AlN初始層上之緩衝層構造的V形凹坑。
此時，較佳是前述緩衝層，包含與前述AlN初始層接觸之AlzGa1-zN(0≦z<1)層；並且，前述AlzGa1-zN(0≦z<1)層的位於前述AlN初始層的相反側的表面的粗糙度Sa為0.6nm以下。
若如此地使AlzGa1-zN層的位於AlN初始層的相反側的表面的粗糙度Sa為0.6nm以下，則能夠有效地改善製作電子元件時的縱向漏洩電流特性。
此時，較佳是前述緩衝層包含多層膜，該多層膜與前述AlzGa1-zN(0≦z<1)層接觸，且由AlxGa1-xN(0<x≦1)層與AlyGa1-yN(0≦y<x)層交互積層而成；並且，前述多層膜的位於前述AlzGa1-zN(0≦z<1)層的相反側的表面的粗糙度Sa為0.3nm以下。
若如此地使多層膜的位於AlzGa1-zN(0≦z<1)層的相反側的表面的粗糙度Sa為0.3nm以下，則能夠更有效地改善製作電子元件時的縱向漏洩電流特性。
此時，較佳是進一步具有：通道層，其被設置於前述緩衝層上；障壁層，其被設置於該通道層上；及，頂蓋層，其被設置於該障壁層上。
若為這樣的構成，則能夠適合用來作為電子元件用磊晶基板。
又，本發明提供一種電子元件，其特徵在於：是使用上述電子元件用磊晶基板而製作出來的電子元件，且在前述電子元件用磊晶基板上設置有電極。
若為這樣的電子元件，則能夠抑制被形成於AlN初始層上之緩衝層構造的V形凹坑，並改善縱向漏洩電流特性。
又，本發明提供一種電子元件用磊晶基板的製造方法，其特徵在於具有以下步驟：在矽系基板上形成AlN初始層之步驟；在前述AlN初始層上形成緩衝層之步驟；在前述緩衝層上形成通道層之步驟；在前述通道層上形成障壁層之步驟；及，在前述障壁層上形成頂蓋層之步驟；其中，將前述AlN初始層的位於前述緩衝層側的表面的粗糙度Sa作成4nm以上。
若為這樣的電子元件用磊晶基板的製造方法，則能夠製造出一種電子元件用磊晶基板，其可抑制被形成於AlN初始層上之緩衝層構造的V形凹坑，並改善製作電子元件時的縱向漏洩電流特性。
又，本發明提供一種電子元件的製造方法，其特徵在於具有以下步驟：在矽系基板上形成AlN初始層之 步驟；在前述AlN初始層上形成緩衝層之步驟；在前述緩衝層上形成通道層之步驟；在前述通道層上形成障壁層之步驟；在前述障壁層上形成頂蓋層之步驟；及，在前述頂蓋層上形成電極之步驟；其中，將前述AlN初始層的位於前述緩衝層側的表面的粗糙度Sa作成4nm以上。
若為這樣的電子元件的製造方法，則能夠製造出一種電子元件，其可抑制被形成於AlN初始層上之緩衝層構造的V形凹坑，並改善縱向漏洩電流特性。
如以上所述，根據本發明，能夠抑制被形成於AlN初始層上之緩衝層構造的V形凹坑，並改善製作電子元件時的縱向漏洩電流特性
10‧‧‧電子元件用磊晶基板
11‧‧‧電子元件
12‧‧‧矽系基板
13‧‧‧AlN初始層
14‧‧‧緩衝層
14a‧‧‧第1層
14b‧‧‧AlxGa1-xN層
14c‧‧‧AlyGa1-yN層
14d‧‧‧***層
15‧‧‧第2多層膜
15’‧‧‧第1多層膜
16‧‧‧高電阻層
17‧‧‧通道層
18‧‧‧障壁層
19‧‧‧頂蓋層
20‧‧‧主動層
21‧‧‧二維電子氣體層
26‧‧‧源極電極
28‧‧‧汲極電極
30‧‧‧閘極電極
100‧‧‧電子元件用磊晶基板
112‧‧‧矽基板
113‧‧‧AlN初始層
114‧‧‧緩衝層
114a‧‧‧第1層
114d‧‧‧***層
115‧‧‧第2多層膜
115’‧‧‧第1多層膜
116‧‧‧高電阻層
117‧‧‧通道層
118‧‧‧障壁層
119‧‧‧頂蓋層
第1圖是表示本發明的電子元件用磊晶基板的實施態樣的一例的剖面圖。
第2圖是表示本發明的電子元件用磊晶基板的緩衝層的詳細構成的剖面圖。
第3圖是表示本發明的電子元件用磊晶基板的詳細構成的剖面圖，且該構成中亦包含AlN初始層和緩衝層的表面粗糙度。
第4圖是表示本發明的電子元件的實施態樣的一例的剖面圖。
第5圖是表示本發明的電子元件用磊晶基板的製造流程的步驟剖面圖。
第6圖是表示實驗例中的緩衝層構造的V形凹坑密度與AlN初始層的表面粗糙度Sa之間的關係的圖。
第7圖是表示實驗例中的縱向漏洩電流與AlN初始層的表面粗糙度Sa之間的關係的圖。
第8圖是表示實施例中的AlN初始層成長後的AlN初始層的表面的照片的圖。
第9圖是表示實施例中的AlzGa1-zN(0≦z<1)層(第1層)成長後的AlzGa1-zN(0≦z<1)層(第1層)的表面的照片的圖。
第10圖是表示實施例中的第1多層膜成長後的第1多層膜的表面的照片的圖。
第11圖是表示比較例中的AlN初始層成長後的AlN初始層的表面的照片的圖。
第12圖是表示比較例的電子元件用磊晶基板的詳細構成的剖面圖，且該構成中亦包含AlN初始層和緩衝層的表面粗糙度。
第13圖是用來說明緩衝層構造的V形凹坑的剖面圖。
第14圖是表示有緩衝層構造的V形凹坑產生之電子元件用磊晶基板的剖面圖。
第15圖是表示縱向漏洩電流特性的圖。
第16圖是表示緩衝層構造的V形凹坑的數量與縱向漏洩電流之間的關係的圖。
以下，關於本發明，作為實施態樣的一例，一邊參照圖式一邊詳細進行說明，但本發明並不被限定於此實施態樣。
如前述，本發明人已對在矽基板上磊晶成長出GaN膜之半導體磊晶晶圓的電特性進行檢討。在該檢討中，是從縱向電流特性不佳的晶圓中，任意地進行選擇直到挑到良品為止，然後將各晶圓分割成2塊，在分割出來的其中1塊進行縱向漏洩電流特性評價，並在分割出來的另1塊進行故障解析(剖面觀察)。
故障解析是藉由以下方法來進行：將磊晶晶圓解理(Cleavage)，針對該剖面，將SEM(掃瞄式電子顯微鏡)的倍率設成25k來觀察緩衝層構造的V形凹坑。
此處，說明緩衝層構造的V形凹坑。本來，緩衝層的各層，必須相對於基板平行地積層。所謂「V形凹坑」，是指相對於基板不平行，在一部分上產生凹陷，使多層膜或AlzGa1-zN(0≦z<1)***層變得不平坦的部分(第13圖中以楕圓來圈起的部分)。
關於各晶圓，觀察不相鄰的任意5點(亦即，稍微分離的5個位置)，並對緩衝層構造的V形凹坑的數量進行計數(參照第13圖、第14圖)。
此處，第13圖是用來說明緩衝層構造的V形凹坑的剖面圖，第14圖是表示有緩衝層構造的V形凹坑產生之電子 元件用磊晶基板的剖面圖。又，在第13圖、第14圖中，電子元件用磊晶基板100，具有：矽基板112、設置於矽基板112上之AlN初始層113、及設置於AlN初始層113上之緩衝層114。緩衝層114，是將由AlzGa1-zN所構成之第1層114a與第1多層膜115’積層起來，並在第1多層膜115’上進一步交互積層AlαGa1-αN(0≦α<1)***層114d與第2多層膜115而形成。電子元件用磊晶基板100，進一步具有：設置於緩衝層114上之高電阻層116、設置於高電阻層116上之通道層117、設置於通道層117上之障壁層118、及設置於障壁層118上之頂蓋層119。
將各晶圓的縱向漏洩電流特性表示於第15圖。第15圖中，亦表示有各晶圓的緩衝層構造的表面中的V形凹坑的數量。將第15圖重新繪製成緩衝層構造的表面中的V形凹坑的數量與縱向漏洩電流之間的關係的結果，則成為第16圖。
根據第15圖、第16圖，可知隨著緩衝層構造的V形凹坑的數量增加，漏洩電流會增加。
因此，為了要改善縱向漏洩電流特性，必須要抑制緩衝層構造的V形凹坑。
於是，本發明人針對能夠抑制緩衝層構造的V形凹坑，並改善製作電子元件時的縱向漏洩電流特性之電子元件用磊晶晶板，進行深入檢討後，發現若AlN初始層的位於緩衝層側的表面的粗糙度Sa在4nm以上，則能夠 抑制被形成於AlN層上之緩衝層構造的V形凹坑，並改善製作電子元件時的縱向漏洩電流特性，而完成本發明。
首先，一邊參照第1圖~第3圖，一邊說明本發明的電子元件用磊晶基板。
第1圖所示的本發明的電子元件用磊晶基板10，具有：矽系基板12、設置於矽系基板12上之AlN初始層13、及設置於AlN初始層13上之緩衝層14，且AlN初始層13的位於緩衝層14側的表面的粗糙度Sa在4nm以上。此處，粗糙度Sa是將2維的算術平均粗糙度Ra加以3維化來定義。又，所謂矽系基板，是指矽基板或碳化矽(SiC)基板。
第1圖的電子元件用磊晶基板10，進一步具有：設置於緩衝層14上之高電阻層16、設置於高電阻層16上之通道層17、設置於通道層17上之障壁層18、及設置於障壁層18上之頂蓋層19。此處，通道層17與障壁層18，形成主動層20。
高電阻層16，例如能夠作成為含有C(碳)或Fe(鐵)之GaN層；通道層17，例如能夠作成為其C或Fe的其中一者比高電阻層16少之GaN層；障壁層18，例如能夠作成為AlGaN層；頂蓋層19，例如能夠作成為GaN層。
將緩衝層14的詳細構成表示於第2圖，而將亦包含AlN初始層13和緩衝層14的表面的粗糙度Sa的詳細構成表示於第3圖。緩衝層14，能夠作成為由AlzGa1-zN(0≦z<1)所構成之第1層(AlzGa1-zN層)14a與 第1多層膜(多層膜)15’所積層而成者。第1多層膜15’，能夠作成為由AlxGa1-xN(0<x≦1)層14b與AlyGa1-yN(0≦y<x)層14c所交互積層而成者，且能夠作成有複數對交互積層而成者。又，如第2圖所示，在第1多層膜15’上，有複數對或單數對的***層14d與第2多層膜15交互積層(在第2圖中，雖然是積層複數對，但亦可為單數對)。
***層14d，能夠作成為AlαGa1-αN(0≦α<1)層，第2多層膜15，能夠作成為由AlxGa1-xN(0<x≦1)層14b與AlyGa1-yN(0≦y<x)層14c所交互積層而成者。
電子元件用磊晶基板10，藉由將AlN初始層13的位於緩衝層14側的表面的粗糙度Sa作成4nm以上，便能夠抑制被形成於AlN初始層13上之緩衝層14的構造的V形凹坑，並改善製作電子元件時的縱向漏洩電流特性。
在此情況下，於電子元件用磊晶基板10中，AlN初始層13表面的粗糙度Sa較佳為8nm以下。
若如此地使AlN初始層13的位於緩衝層14側的表面的粗糙度Sa為4nm以上且8nm以下，則能夠確實地抑制被形成於AlN初始層13上之緩衝層14的構造的V形凹坑。
在電子元件用磊晶基板10中，與AlN初始層13接觸之由AlzGa1-zN(0≦z<1)所構成之第1層14a 中的位於AlN初始層13的相反側的表面的粗糙度Sa，較佳為0.6nm以下。
若如此地使第1層14a中的位於AlN初始層13的相反側的表面的粗糙度Sa為0.6nm以下，便能夠有效地改善製作電子元件時的縱向漏洩電流特性。
在電子元件用磊晶基板10中，與第1層14a接觸之第1多層膜15’中的位於AlN初始層13的相反側的表面的粗糙度Sa，較佳為0.3nm以下。
若如此地使第1多層膜15’中的位於第1層14a的相反側的表面的粗糙度Sa為0.3nm以下，便能夠更有效地改善製作電子元件時的縱向漏洩電流特性。
接著，一邊參照第4圖，一邊說明本發明的電子元件的實施態樣的一例。
第4圖的電子元件11，是在第1圖的電子元件用磊晶基板10的由通道層17與障壁層18所構成之主動層20上之頂蓋層19上，設置源極電極26、汲極電極28、閘極電極30而成者。在電子元件11中，源極電極26和汲極電極28，被配置成使電流自源極電極26經由被形成於通道層17內之二維電子氣體層21而流至汲極電極28。在源極電極26與汲極電極28之間流動的電流，能夠藉由被施加於閘極電極30上的電位來加以控制。此外，源極電極26、汲極電極28，只要是與二維電子氣體層21為低電阻連接即可，而亦可配置於將頂蓋層19除去後之區域、或是配置於將頂蓋層19和障壁層18除去後之區域。
若為如此的電子元件，則能夠抑制被形成於AlN初始層上之緩衝層構造的V形凹坑，並改善縱向漏洩電流特性。
接著，一邊參照第1~3圖、第5圖，一邊說明本發明的電子元件用磊晶基板的製造方法的實施態樣的一例。
首先，如第5圖(a)所示，在厚度1mm程度的矽系基板12上，例如藉由MOVPE(有機金屬氣相成長法)，磊晶成長出厚度20~200nm的AlN初始層13。
此處，將AlN初始層13的表面的粗糙度Sa作成4nm以上，較佳是作成4nm以上且8nm以下。此外，若要使AlN初始層13的表面變得粗糙，可藉由變更成長溫度、氣體流量、III族元素/V族元素比來調整表面的粗糙度。
接著，如第5圖(b)所示，在AlN初始層13上，例如藉由MOPVE法磊晶成長出緩衝層14。
具體而言，如第2圖所示，積層第1層14a與第1多層膜15’，並在第1多層膜15’上進一步交互積層***層14d與第2多層膜15，以形成緩衝層14，其中第1層14a是由厚度100~500nm的AlzGa1-zN所構成，第1多層膜15’是由厚度3~7nm程度的AlxGa1-xN層14b與厚度2~5nm程度的AlyGa1-yN層14c所交互積層而成，***層14d是由厚度100~500nm程度的AlαGa1-αN所構成，第1多層膜15是由厚度3~7nm程度的AlxGa1-xN層14b與厚度2~5nm程度的AlyGa1-yN層14c所交 互積層而成。此處，第1層14a，被形成為比構成第1多層膜15’、第2多層膜15的各層更厚。
此時，由於將AlN初始層13的位於緩衝層14側的表面的粗糙度Sa如以上所述地作成較大，所以會促進被形成於AlN初始層13上之第1層14a的橫方向成長，並促進由第1層14a所產生的AlN初始層13的表面的填孔，結果能夠使第1層14a成長後的表面變得平坦(參照第3圖)，並亦提高第1層14a上之第1多層膜15’的平坦性(參照第3圖)，而能夠改善製作電子元件時的縱向漏洩電流特性。
接著，如第5圖(c)所示，例如藉由MOVPE法，磊晶成長出高電阻層16(例如為含有C或Fe之GaN層)，然後磊晶成長出通道層17(例如至少為其C或Fe比高電阻層16少之GaN層)。
接著，例如藉由MOVPE法磊晶成長出障壁層18(例如為AlGaN層)與其上之頂蓋層19(例如為GaN層)，便能夠製造出第1圖所示的電子元件用磊晶基板10。
若為如上述的電子元件用磊晶基板的製造方法，便能夠製造出一種電子元件用磊晶基板，其可抑制被形成於AlN初始層上之緩衝層構造的V形凹坑，並改善製作電子元件時的縱向漏洩電流特性。
接著，說明本發明的電子元件的製造方法的實施態樣的一例。
如上述所述，先製造出第1圖的電子元件用磊晶基板10，並進一步在電子元件用磊晶基板10的由通道層17與 障壁層18所構成之主動層20上之頂蓋層19上，形成源極電極26、汲極電極28、閘極電極30。源極電極26和汲極電極28，例如能夠以Ti/Al的積層膜來形成；閘極電極30，例如能夠以由SiO、SiN等的金屬氧化物所構成之下層膜與由Ni、Au、Mo、Pt等金屬所構成的上層膜之積層膜來形成。如此，可得到第4圖所示的電子元件11。
若為上述電子元件的製造方法，便能夠製造出一種電子元件，其可抑制被形成於AlN初始層上之緩衝層構造的V形凹坑，並改善縱向漏洩電流特性。
[實施例]
以下，例示實驗例、實施例及比較例來更具體地說明本發明，但本發明並不被限定於這些例子。
(實驗例)
使AlN初始層表面的粗糙度在2nm~7.5nm的範圍內變化(製作出6個位準)，而製造出如第1圖所示的電子元件用磊晶基板10。將緩衝層構造的V形凹坑密度(位置數/cm2)與AlN初始層表面的粗糙度Sa之關係表示於第6圖。又，將縱向漏洩電流與AlN初始層表面的粗糙度Sa之關係表示於第7圖。從第6圖可知，當AlN初始層表面的粗糙度在4nm以上時便沒有V形凹坑(在4nm以上，V形凹坑幾乎消失，在第6圖上不存在描點)，從第7圖可知，當AlN初始層的上表面的粗糙度在4nm以上時，縱向漏洩電流亦被改善。
(實施例)
藉由MOVPE法，在厚度1mm程度的矽基板上成長出厚度160nm的AlN初始層13。此處，在1100℃~1200℃的成長溫度，例如在1130℃來形成AlN初始層，以將AlN初始層13的表面的粗糙度Sa作成4.79nm。
接著，成長出緩衝層14。緩衝層14是積層了由厚度300nm的GaN所構成之第1層14a與第1多層膜15’，並在第一多層膜15’上進一步交互積層由厚度300nm的GaN所構成之***層14d與第2多層膜15。第1多層膜15’、第2多層膜15，是厚度5nm的AlN層14b與厚度3nm的GaN層14c交互積層而成。
接著，成長出由GaN所構成之高碳濃度層(高電阻層16)，並繼而成長出同樣由GaN所構成之低碳濃度層(通道層17)。繼而，成長出由AlGaN所構成之障壁層18，並在其上成長出GaN層(頂蓋層19)，便製造出第1圖的電子元件用磊晶基板10。
第8圖中表示AlN初始層13的表面的照片。又，第3圖中表示磊晶成長後的緩衝層14的剖面。如此可知，雖然AlN初始層13的表面是凹凸狀，但其上之第1層14a的表面變得平坦。
第9圖中表示第1層14a表面的照片。第1層14a表面的粗糙度Sa變成0.6nm以下。此外，第9圖的3張照片，是不同的3片晶圓的照片。
第10圖中表示第1多層膜15’表面的照片。第1多層膜15’表面的粗糙度Sa變成0.3nm以下。此外，第10圖的2張照片，是不同的2片晶圓的照片。
在此電子元件用磊晶基板上形成電極，製造出第4圖所示的電子元件11，當施予600V的電壓並測量縱向(厚度方向)漏洩電流時，得到4×10-9(A)的結果，相較於後述的比較例，能夠大幅抑制縱向漏洩電流。
(比較例)
與實施例同樣地製造出電子元件用磊晶基板10。但是，是在1240℃的成長溫度形成AlN初始層13，以將AlN初始層的表面的粗糙度Sa作成2.16nm，其餘與實施例相同。
第11圖中表示AlN初始層13表面的照片。又，第12圖中表示磊晶成長後的AlN初始層13和緩衝層14的剖面。如此可知，雖然AlN初始層13的表面是平坦的，但其上之第1層14a表面和第1多層膜15’表面變成凹凸狀。在此半導體磊晶晶圓上形成電極，製造出第4圖所示的電子元件11，當施予600V的電壓並測量縱向漏洩電流時，得到8.6×10-6(A)的結果。
此外，本發明並不被限定於上述實施型態。上述實施型態僅為例示，任何與本發明的申請專利範圍所述的技術性思想具有實質上相同的構成，且發揮相同作用功效者，均包含於本發明的技術範圍中。例如，第1多層膜 15’、第2多層膜15亦可為具有Al組成的濃度梯度變化的單一層。又，亦可不設置第2多層膜15或***層14。
10‧‧‧電子元件用磊晶基板
12‧‧‧矽系基板
13‧‧‧AlN初始層
14‧‧‧緩衝層
16‧‧‧高電阻層
17‧‧‧通道層
18‧‧‧障壁層
19‧‧‧頂蓋層
20‧‧‧主動層

Claims (11)

  1. 一種電子元件用磊晶基板，其特徵在於具有：矽系基板；AlN初始層，其被設置於該矽系基板上；及，緩衝層，其被設置於該AlN初始層上；其中，前述AlN初始層的位於前述緩衝層側的表面的粗糙度Sa為4nm以上。
  2. 如請求項1所述之電子元件用磊晶基板，其中，前述AlN初始層的位於前述緩衝層側的表面的粗糙度Sa為8nm以下。
  3. 如請求項1所述之電子元件用磊晶基板，其中，前述緩衝層，包含與前述AlN初始層接觸之AlzGa1-zN層，且0≦z<1；並且，前述AlzGa1-zN層的位於前述AlN初始層的相反側的表面的粗糙度Sa為0.6nm以下，且0≦z<1。
  4. 如請求項2所述之電子元件用磊晶基板，其中，前述緩衝層，包含與前述AlN初始層接觸之AlzGa1-zN層，且0≦z<1；並且，前述AlzGa1-zN層的位於前述AlN初始層的相反側的表面的粗糙度Sa為0.6nm以下，且0≦z<1。
  5. 如請求項3所述之電子元件用磊晶基板，其中，前述緩衝層包含多層膜，該多層膜與前述AlzGa1-zN層接觸，且由AlxGa1-xN層與AlyGa1-yN層交互積層而成，且0≦z<1、0<x≦1、0≦y<x；並且，前述多層膜的位於前述AlzGa1-zN層的相反側的表面的粗糙度Sa為0.3nm以下，且0≦z<1。
  6. 如請求項4所述之電子元件用磊晶基板，其中，前述緩衝層包含多層膜，該多層膜與前述AlzGa1-zN層接觸，且由AlxGa1-xN層與AlyGa1-yN層交互積層而成，且0≦z<1、0<x≦1、0≦y<x；並且，前述多層膜的位於前述AlzGa1-zN層的相反側的表面的粗糙度Sa為0.3nm以下，且0≦z<1。
  7. 如請求項1~6中任一項所述之電子元件用磊晶基板，其中，進一步具有：通道層，其被設置於前述緩衝層上；障壁層，其被設置於該通道層上；及，頂蓋層，其被設置於該障壁層上。
  8. 一種電子元件，其特徵在於：是使用請求項1~6中任一項所述之電子元件用磊晶基板而製作出來的電子元件，且在前述電子元件用磊晶基板上設置有電極。
  9. 一種電子元件，其特徵在於：是使用請求項7所述之電子元件用磊晶基板而製作出來的電子元件，且在 前述電子元件用磊晶基板上設置有電極。
  10. 一種電子元件用磊晶基板的製造方法，其特徵在於具有以下步驟：在矽系基板上形成AlN初始層之步驟；在前述AlN初始層上形成緩衝層之步驟；在前述緩衝層上形成通道層之步驟；在前述通道層上形成障壁層之步驟；及，在前述障壁層上形成頂蓋層之步驟；其中，將前述AlN初始層的位於前述緩衝層側的表面的粗糙度Sa作成4nm以上。
  11. 一種電子元件的製造方法，其特徵在於具有以下步驟：在矽系基板上形成AlN初始層之步驟；在前述AlN初始層上形成緩衝層之步驟；在前述緩衝層上形成通道層之步驟；在前述通道層上形成障壁層之步驟；在前述障壁層上形成頂蓋層之步驟；及，在前述頂蓋層上形成電極之步驟；其中，將前述AlN初始層的位於前述緩衝層側的表面的粗糙度Sa作成4nm以上。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI645454B (zh) * 2017-03-31 2018-12-21 環球晶圓股份有限公司 磊晶基板及其製造方法

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6239017B2 (ja) * 2015-03-31 2017-11-29 クアーズテック株式会社 窒化物半導体基板
JP2019125737A (ja) * 2018-01-18 2019-07-25 株式会社サイオクス 窒化物半導体エピタキシャル基板
US11515408B2 (en) 2020-03-02 2022-11-29 Taiwan Semiconductor Manufacturing Company, Ltd. Rough buffer layer for group III-V devices on silicon
CN114080692A (zh) * 2021-04-02 2022-02-22 英诺赛科(苏州)科技有限公司 三族氮基半导体晶圆

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008078613A (ja) * 2006-08-24 2008-04-03 Rohm Co Ltd 窒化物半導体の製造方法及び窒化物半導体素子
JP4677499B2 (ja) * 2008-12-15 2011-04-27 Ｄｏｗａエレクトロニクス株式会社 電子デバイス用エピタキシャル基板およびその製造方法
JP2011023677A (ja) * 2009-07-21 2011-02-03 Hitachi Cable Ltd 化合物半導体エピタキシャルウェハおよびその製造方法
JP5456783B2 (ja) * 2009-08-07 2014-04-02 日本碍子株式会社 半導体素子用エピタキシャル基板、半導体素子用エピタキシャル基板の製造方法、および半導体素子
JP5378128B2 (ja) 2009-09-18 2013-12-25 Ｄｏｗａエレクトロニクス株式会社 電子デバイス用エピタキシャル基板およびｉｉｉ族窒化物電子デバイス用エピタキシャル基板
JP5625336B2 (ja) * 2009-11-30 2014-11-19 サンケン電気株式会社 半導体装置
JPWO2011161975A1 (ja) * 2010-06-25 2013-08-19 Ｄｏｗａエレクトロニクス株式会社 エピタキシャル成長基板及び半導体装置、エピタキシャル成長方法
CN103155174B (zh) * 2010-08-07 2017-06-23 宸鸿科技控股有限公司 具有表面嵌入的添加剂的装置组件和相关的制造方法
JP5891650B2 (ja) 2011-08-18 2016-03-23 富士通株式会社 化合物半導体装置及びその製造方法
JP6035721B2 (ja) * 2011-09-27 2016-11-30 住友電気工業株式会社 半導体装置の製造方法
JP6130995B2 (ja) * 2012-02-20 2017-05-17 サンケン電気株式会社 エピタキシャル基板及び半導体装置
JP6152700B2 (ja) * 2013-05-23 2017-06-28 住友電気工業株式会社 半導体装置の製造方法
TWI523222B (zh) * 2013-10-14 2016-02-21 國立交通大學 含氮化鎵之半導體結構
KR102145205B1 (ko) * 2014-04-25 2020-08-19 삼성전자주식회사 반도체 소자 제조방법 및 증착 장치의 유지보수방법
US9337023B1 (en) * 2014-12-15 2016-05-10 Texas Instruments Incorporated Buffer stack for group IIIA-N devices

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI645454B (zh) * 2017-03-31 2018-12-21 環球晶圓股份有限公司 磊晶基板及其製造方法
US10388518B2 (en) 2017-03-31 2019-08-20 Globalwafers Co., Ltd. Epitaxial substrate and method of manufacturing the same

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