JP2014192226A

JP2014192226A - 電子デバイス用エピタキシャル基板

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Publication number: JP2014192226A
Application number: JP2013064379A
Authority: JP
Inventors: Nobuaki Teraguchi; 信明寺口
Original assignee: Sharp Corp
Current assignee: Sharp Corp
Priority date: 2013-03-26
Filing date: 2013-03-26
Publication date: 2014-10-06

Abstract

【課題】熱膨張係数の違いによる反りを抑制でき、尚且つ高耐圧化が可能である。
【解決手段】ＦＺ法で形成された第１Ｓi基板上に、ＣＺ法で形成された第２Ｓi基板を貼り合せて形成された基板(１１)であって、上記基板(１１)における上記第２Ｓi基板の表面が、窒化物半導体がエピタキシャル成長されて電子デバイスが形成される電子デバイス形成面である。こうして、本電子デバイス用エピタキシャル基板(１１)上に上記電子デバイスが形成された際に、熱膨張係数の違いに起因する上記第２Ｓi基板による下方に凸形状の反りが、剛性が低いことに起因する上記第１Ｓi基板による上方に凸形状の反りで相殺され、ウェハの反りを抑制することができる。さらに、高電界にも耐え得る低抵抗の上記第２Ｓi基板の表面に上記電子デバイスが形成される。したがって、本電子デバイス用エピタキシャル基板(１１)の高耐圧化を得ることができる。
【選択図】図１

Description

この発明は、窒化物半導体を用いた電子デバイス用の電子デバイス用エピタキシャル基板に関する。

窒化物半導体を用いた電子デバイスとしては、一般的にＡlＧaＮとＧaＮとからなるヘテロ接合を用いた構造が用いられている。

具体的な構造としては、図４に示すように、サファイアやシリコン(Ｓi)等の基板１の上に形成された窒化物半導体からなるバッファ層２、一般的にＧaＮからなるチャネル層３、ＧaＮチャネル層３の上に形成されたＡlＧaＮからなる障壁層４、ＡlＧaＮ障壁層４とＧaＮチャネル層３との界面に形成された２次元電子ガスの層とオーミック接触を形成するソース電極５およびドレイン電極６、ソース電極５とドレイン電極６との間に形成されたゲート電極７から構成されている。

窒化物半導体をＳi基板上に成長した場合、窒化物半導体とＳiとの熱膨張係数の違いによって、一般的に、上記Ｓi基板上に窒化物半導体が成長されて成るウェハが下に凸の形状に反ることが知られている。

このような上記窒化物半導体とＳiとの熱膨張係数の違いによる上記ウェハの反りを緩和する方法として、ＷＯ２０１１／０１６２１９(特許文献１)に開示された電子デバイス用エピタキシャル基板がある。この電子デバイス用エピタキシャル基板においては、低抵抗Ｓi単結晶基板上に高抵抗Ｓi単結晶基板を貼り合せた貼り合せ基板を用いることによって、反り形状を適正に制御することが開示されている。

しかしながら、上記特許文献１に開示された従来の電子デバイス用エピタキシャル基板においては、以下のような問題がある。すなわち、低抵抗Ｓi単結晶基板上に高抵抗Ｓi単結晶基板を貼り合せる貼り合せ構造では、反り形状の制御は可能であるが、高耐圧素子構造としては適していないという問題がある。

ＷＯ２０１１／０１６２１９

そこで、この発明の課題は、窒化物半導体を用いた電子デバイス用の電子デバイス用エピタキシャル基板であって、熱膨張係数の違いによる反りを抑制することが可能であり、尚且つ高耐圧化が可能な電子デバイス用エピタキシャル基板を提供することにある。

上記課題を解決するため、この発明の電子デバイス用エピタキシャル基板は、
フローティングゾーン法(以下、ＦＺ法と略称する)によって形成された第１Ｓi基板上に、チョクラルスキー法(以下、ＣＺ法と略称する)によって形成された第２Ｓi基板を貼り合せて形成された基板であって、
上記基板における上記第２Ｓi基板の表面が、窒化物半導体がエピタキシャル成長されて電子デバイスが形成される電子デバイス形成面である
ことを特徴としている。

また、一実施の形態の電子デバイス用エピタキシャル基板では、
上記第１シリコン基板の厚さと上記第２シリコン基板の厚さとの比の値が、１：９から９：１までの間にある。

また、一実施の形態の電子デバイス用エピタキシャル基板では、
上記第１シリコン基板の厚さと上記第２シリコン基板の厚さとの比の値が、１：１である。

また、一実施の形態の電子デバイス用エピタキシャル基板では、
上記第１シリコン基板の厚さと上記第２シリコン基板の厚さの比の値が、上記窒化物半導体がエピタキシャル成長されて形成された上記電子デバイスの総膜厚の増加に伴って、上記第１シリコン基板の割合が増加するように設定されている。

以上より明らかなように、この発明の電子デバイス用エピタキシャル基板は、ＦＺ法によって形成された第１Ｓi基板上に、ＣＺ法によって形成された第２Ｓi基板が貼り合せて形成されている。したがって、上記第２Ｓi基板上に、窒化物半導体がエピタキシャル成長されて上記電子デバイスが形成された際に、この電子デバイスを構成する窒化物半導体との熱膨張係数の違いに起因する上記第２Ｓi基板による下方に凸形状の反りが、剛性が低いことに起因する上記第１Ｓi基板による上方に凸形状の反りによって相殺される。したがって、本電子デバイス用エピタキシャル基板上に上記電子デバイスが形成されて成るウェハの反りを抑制することができるのである。

さらに、本電子デバイス用エピタキシャル基板は、上記ＦＺ法によって形成された高抵抗の上記第１Ｓi基板上に、上記ＣＺ法によって形成された低抵抗の上記第２Ｓi基板が貼り合せて形成されている。そして、高電界にも耐え得る低抵抗の上記第２Ｓi基板の表面に、上記電子デバイスが形成される。したがって、上記電子デバイスの耐圧を高めて、高耐圧を得ることができるのである。

この発明の電子デバイス用エピタキシャル基板を用いたトランジスタにおける模式的な断面図である。低抵抗基板と高抵抗基板とを用いた場合の電界分布を示す図である。図１とは異なるトランジスタにおける模式的な断面図である。従来の窒化物半導体を用いた電子デバイスの模式的な断面図である。

以下、この発明を図示の実施の形態により詳細に説明する。

・第１実施の形態
図１は、本実施の形態の電子デバイス用エピタキシャル基板を用いたトランジスタにおける模式的な断面図である。このトランジスタは、窒化物半導体を用いた電子デバイスの一例である。

上記トランジスタは、ＣＺ法(チョクラルスキー法：引上げ法)によって形成されたＳi基板であるＣＺＳi基板と、ＦＺ法(フローティングゾーン法)によって形成されたＳi基板であるＦＺＳi基板とを、厚さの比率を１：１で貼り合せて成る厚さ６２５μmの貼り合せＳi基板１１の上に、ＡlＮから成る厚さ１００nmの初期成長層１２、厚さ２００nmのＡl_0.7Ｇa_0.3Ｎ１３、厚さが４００nmのＡl_0.4Ｇa_0.6Ｎ１４と厚さが４００nmのＡl_0.1Ｇa_0.9Ｎ１５とから成る組成傾斜バッファ層、ＧaＮからなる厚さ１μmのチャネル層１６、ＡlＧaＮからなる障壁層１７が、順次積層されて形成されている。

各層の成長方法としては、一例であるが以下のような方法である。

基板１１としては、上述したように、上記ＣＺＳi基板と上記ＦＺＳi基板との貼り合せ６インチＳi基板を用いる。初期成長層１２の成長に先立って、フッ酸系のエッチャントで貼り合せＳi基板１１表面の酸化膜を除去した後、有機金属気相成長(ＭＯＣＶＤ)装置にＳi基板１１をセットする。そして、Ｓi基板１１の温度を１１００℃に設定し、チャンバー圧力１３.３kＰaで基板表面のクリーニングを行なう。

次に、基板温度およびチャンバー圧力を一定とし、アンモニアＮＨ₃(１２.５slm)を流すことでＳi基板１１表面の窒化を行なう。引き続き、ＡlＮを、１００nm(ＴＭＡ流量＝１１７μmol/min,ＮＨ₃流量＝１２.５slm)成長して初期成長層１２を形成する。次に、基板温度１１５０℃で、Ａl_0.7Ｇa_0.3Ｎ１３を、２００nm(ＴＭＧ流量＝５７μmol/min,ＴＭＡ流量＝９７μmol/min,ＮＨ₃流量＝１２.５slm)成長する。次に、Ａl_0.4Ｇa_0.6Ｎ１４を、４００nm(ＴＭＧ流量＝９９μmol/min,ＴＭＡ流量＝５５μmol/min，ＮＨ₃流量＝１２.５slm)成長する。次に、Ａl_0.1Ｇa_0.9Ｎ１５を、４００nm(ＴＭＧ流量＝１３７μmol/min,ＴＭＡ流量＝１８μmol/min,ＮＨ₃流量＝１２.５slm)成長する。こうして、ＡlＧaＮ１４とＡlＧaＮ１５とで成る組成傾斜バッファ層を形成する。その後、１μmの厚さでＧaＮチャネル層１６(ＴＭＧ流量＝５０μmol,ＮＨ３流量＝１２.５slm)を成長する。引き続いて、Ａl_0.2Ｇa_0.8Ｎ障壁層１７(２０nm)を成長する。

以下、詳細な説明は省略するが、上記Ａl_0.2Ｇa_0.8Ｎ障壁層１７とＧaＮチャネル層１６との界面に形成される２次元電子ガスの層とオーミック接触を形成するソース電極(図示せず)およびドレイン電極(図示せず)が形成され、上記ソース電極と上記ドレイン電極との間にゲート電極(図示せず)が形成される。

表１は、本実施の形態における上記トランジスタ構造を、上記ＣＺＳi基板の上、上記ＦＺＳi基板の上、上記ＣＺＳi基板とＦＺＳi基板との貼り合せ基板の上に成長した際に、各基板上に上記トランジスタ構造が成長されて成る各ウェハの反りを示す。ここで、反り量は、６インチの上記ウェハにおける最大反り位置における反り量(μm)で表している。また、マイナスは上に凸の反りを表し、プラスは下に凸の反りを表す。
表１

上記トランジスタ構造を上記ＣＺＳi基板上に成長させた場合、上記ＣＺＳi基板とその上に成長された窒化物半導体との熱膨張係数の違いに起因した、本来あるべき反り形状である下方に向かって凸形状に反っている。これに対し、上記トランジスタ構造を上記ＦＺＳi基板上に成長させた場合には、上記ＦＺＳi基板の剛性が低いことに起因して、上方に向かって凸形状に反っている。

一方、この両者の性質を組み合わせた本実施の形態におけるＣＺＳi基板とＦＺＳi基板との貼り合せ基板の場合には、ＣＺＳi基板とＦＺＳi基板との２つの基板の反りを相殺することによって、反り量が５.２μmに抑えられている。

次に、上記ＣＺＳi基板と上記ＦＺＳi基板との貼り合せ基板を形成する際に、上記ＣＺＳi基板を上記ＦＺＳi基板の上に貼り合せるのであるが、その場合の効果について述べる。

図２は、基板として低抵抗基板を用いた場合(図２(a))と、高抵抗基板を用いた場合(図２(b))との、基板部分における電界分布を示す。この電界分布は、市販の電界シミュレータによって求めたものである。尚、図２中における縦軸および横軸は、基板の深さ方向および電極の配列方向への相対距離(１０μm/４００)を表す。

図２(b)から分かるように、上記高抵抗基板の場合には、電界の分布がゲート電極(図示せず)の下に集まる傾向が有り、ゲート電極近傍での破壊が生じ易い傾向を示している。これに対して、図２(a)から分かるように、上記低抵抗基板の場合には、基板におけるフィールドプレート効果によって電界が均一に分散され、高電界にも耐えることが可能になる。

すなわち、低抵抗Ｓi基板上の高抵抗Ｓi基板の上に窒化物半導体を形成した場合と、高抵抗Ｓi基板上の低抵抗Ｓi基板の上に窒化物半導体を形成した場合とでは、電子デバイスとしての耐圧が大きく異なり、後者の方が高耐圧を得ることが可能になることが分かる。したがって、上記特許文献１の場合ように、低抵抗Ｓi単結晶基板上の高抵抗Ｓi単結晶基板の上に窒化物半導体を形成した場合には、十分な耐圧を得ることが困難なのである。実際のデバイスにおいても、引上げ法であるＣＺ法によって形成された低抵抗Ｓi基板(ＣＺＳi基板)が、ＦＺ法によって形成された高抵抗Ｓi基板(ＦＺＳi基板)の上に位置する場合と、ＦＺＳi基板がＣＺＳi基板の上に位置する場合とでは、デバイス耐圧に約１.４倍の違いが確認された。

以上のことより、窒化物半導体が形成された場合の反りを抑制し、尚且つ十分な耐圧を有するエピタキシャル基板を得るためには、上記ＦＺ法によって形成されたＦＺＳi基板上に上記ＣＺ法によって形成されたＣＺＳi基板を貼り合せて、電子デバイス用エピタキシャル基板を形成する。そして、この電子デバイス用エピタキシャル基板を用いて、上記ＣＺＳi基板の表面に窒化物半導体を成長することが必須となる。すなわち、上記ＣＺＳi基板の上記表面を、上記電子デバイス形成面とするのである。

・第２実施の形態
本実施の形態は、上記窒化物半導体を用いた電子デバイス用の電子デバイス用エピタキシャル基板における上記ＦＺＳi基板と上記ＣＺＳi基板との厚さの比率に関する。本実施の形態における電子デバイス用エピタキシャル基板および電子デバイスの構造は、上記第１実施の形態の場合と同じトランジスタ構造である。

本実施の形態においては、上記貼り合せ６インチＳi基板１１における上記ＣＺＳi基板と上記ＦＺＳi基板との厚さの比率を変化させ、上記ウェハの反りがどのように変化したかを調べた。その結果を表２に示す。尚、貼り合せＳi基板１１の厚さは、上記第１実施の形態の場合と同じ６２５μmである。表２において、表１の場合と同様に、反り量は６インチの上記ウェハにおける最大反り位置における反り量(μm)で表し、マイナスは上に凸の反りを表し、プラスは下に凸の反りを表す。
表２

表１および表２から分かるように、単独で用いられた場合に上方に凸形状に反る性質を有する上記ＦＺＳi基板が、単独で用いられた場合に下方に凸形状に反る性質を有する上記ＣＺＳi基板よりも厚い場合には、上記ＦＺＳi基板の厚みに応じて上方への反り量が大きくなる。逆に、上記ＣＺＳi基板が上記ＦＺＳi基板よりも厚い場合には、上記ＣＺＳi基板の厚みに応じて下方への反り量が大きくなる。そして、上記ＣＺＳi基板と上記ＦＺＳi基板との厚さの比率が５：５(１：１)の場合に、反り量が小さい値である５.２μmとなる。

また、耐圧に関しても、上記第１実施の形態の場合と同様の傾向を示している。すなわち、貼り合せＳi基板１１における上側に位置すると共に、低抵抗基板である上記ＣＺＳi基板の割合が１割の場合には、上記ＣＺＳi基板のみの場合に比して１割程度の耐圧低下が見られた。

・第３実施の形態
本実施の形態は、上記電子デバイスであるトランジスタの上記窒化物半導体としてのバッファ層を複数のＡlＮ層と同数のＡlＧaＮ層とを交互に積層して成る多層構造とした場合における層数に関する。本実施の形態で用いる電子デバイス用エピタキシャル基板の構造は、上記第１実施の形態の場合と同じである。

図３は、本実施の形態の電子デバイス用エピタキシャル基板上に形成された窒化物半導体を用いたトランジスタにおける模式的な断面図である。

以下、各層の成長方法について説明する。

基板２１として、上記ＣＺＳi基板と上記ＦＺＳi基板とを、厚さの比率が１：１で貼り合せて成る厚さ６２５μmの貼り合せ６インチＳi基板を用いる。この貼り合せ基板２１の上に、ＡlＮからなる厚さ１００nmの初期成長層２２、厚さ２０nmのＡl_0.2Ｇa_0.8Ｎ２３を成長する。その後、ＡlＮ(５nm)/Ａl_0.1Ｇa_0.9Ｎ(２０nm)からなる多層バッファ２４を成長する。多層バッファ２４における各層の流量条件は、ＡlＮ成長時には、ＴＭＡ流量＝１０２μmol/min,ＮＨ₃流量＝１２.５slmである。また、Ａl_0.1Ｇa_0.9Ｎ成長時には、ＴＭＧ流量＝７２０μmol/min,ＴＭＡ流量＝８０μmol/min,ＮＨ₃流量＝１２.５slmである。

引き続き、基板温度１１００℃に下げた後、成長圧力１３.３kＰaで成長したＧaＮ耐圧層２５(１.０μm)と、成長圧力９０kＰaで成長したＧaＮチャネル層２６(０.５μm)とを成長する。尚、ＧaＮ耐圧層２５およびＧaＮチャネル層２６の流量条件は、共にＴＭＧ流量＝２２４μmol/min,ＮＨ₃流量＝１２.５slmである。

最後に、成長圧力１３.３kＰaで、基板２１側から、特性改善層であるＡlＮ中間層２７(１nm)/Ａl_0.2Ｇa_0.8Ｎ障壁層２８(２０nm)/ＧaＮキャップ層２９(１nm)からなる電子供給層を成長する。その場合のＡlＮ中間層２７の流量条件は、ＴＭＡ流量＝５１μmol/min,ＮＨ₃流量＝１２.５slmである。また、ＡlＧaＮ障壁層２８の流量条件は、ＴＭＧ流量＝４６μmol/min,ＴＭＡ流量＝７μmol/min,ＮＨ₃流量＝１２.５slmである。また、ＧaＮキャップ層２９の流量条件は、ＴＭＧ流量＝５８μmol/min,ＮＨ₃流量＝１２.５slmである。

以下、詳細な説明は省略するが、上記ＡlＮ中間層２７(電子供給層)とＧaＮチャネル層２６の界面に形成される２次元電子ガスの層とオーミック接触を形成するソース電極(図示せず)およびドレイン電極(図示せず)が形成され、上記ソース電極と上記ドレイン電極との間にゲート電極(図示せず)が形成される。

ところで、上記第１実施の形態および上記第２実施の形態において述べたごとく、上記ＦＺＳi基板上に上記ＣＺＳi基板を、厚さの比率が１：１で貼り合せて貼り合せＳi基板１１を形成した場合に、反り量を小さくすることができる。ところが、上記貼り合せＳi基板１１上に形成される窒化物半導体の電子デバイスの厚さが変化しても、電子デバイスの反り量が変化してしまう。

表３は、上記多層バッファ層２４における「ＡlＮ/ＡlＧaＮ」層の層数(つまり、積層する際の周期数)を変えて本トランジスタの総膜厚を変化させた場合において、貼り合せＳi基板２１上に本トランジスタが形成されて成るウェハの反りを示したものである。尚、貼り合せＳi基板２１の厚さは、上記第１,第２実施の形態の場合と同じ６２５μmである。表３において、表１,表２の場合と同様に、反り量は６インチの上記ウェハにおける最大反り位置における反り量(μm)で表し、マイナスは上に凸の反りを表し、プラスは下に凸の反りを表す。
表３

表３から分かるように、本トランジスタの総膜厚が小さい場合には、単独で用いられた場合に上方に凸形状に反る性質を有する上記ＦＺＳi基板の効果によって、上記ウェハは上方に凸形状に反る。そして、上記総膜厚の増加と共に、上記ウェハの反りは、下方に凸形状の反りへと変化してさらに増加する。ところが、Ｓi基板２１における上記ＣＺＳi基板と上記ＦＺＳi基板との貼り合せ効果によって、上記総膜厚が４.６μm程度であっても、上記ウェハの反り量を２０μm程度に抑えることが可能になる。

ところで、本実施の形態においては、上記多層バッファ層２４の「ＡlＮ/ＡlＧaＮ」層の層数(周期数)を変えることにより本トランジスタの総膜厚を変化させているが、この発明は多層バッファ層２４に限定されるものではなく、他の窒化物半導体層の厚さを変えることにより本トランジスタの総膜厚を変化させる場合も同様である。

・第４実施の形態
本実施の形態は、上記第３実施の形態における上記窒化物半導体としての多層バッファ２４の層数(周期数)を固定した場合の上記貼り合せＳi基板２１における上記ＦＺＳi基板と上記ＣＺＳi基板との厚さの比率に関する。本実施の形態で用いる電子デバイス用エピタキシャル基板の構造は、上記第１実施の形態の場合と同じである。また、窒化物半導体用いた電子デバイスの構造は、上記第３実施の形態の場合と同じトランジスタ構造である。但し、多層バッファ２４の層数(周期数)は１２０である。

本実施の形態においては、上記多層バッファ２４の層数(周期数)を１２０に固定して、上記貼り合せ６インチＳi基板２１における上記ＣＺＳi基板と上記ＦＺＳi基板との厚さの比率を変化させて、上記ウェハの反りを計測している。その結果を表４に示す。尚、貼り合せＳi基板２１の厚さは、上記第３実施の形態の場合と同じ６２５μmである。表４において、表１の場合と同様に、反り量は６インチの上記ウェハにおける最大反り位置における反り量(μm)で表し、マイナスは上に凸の反りを表し、プラスは下に凸の反りを表す。
表４

上記第３実施の形態においては、トランジスタの総膜厚の増加と共に、上記ウェハの下方に凸形状の反り量が増加している。そして、表４から分かるように、多層バッファ２４の層数(周期数)を１２０に固定した場合には、貼り合せＳi基板２１における上記ＦＺＳi基板の厚さの比率を上記ＣＺＳi基板よりも増加させることによって、上記ウェハの反り量を、上に凸側に低減することができる。

尚、表４においては、上記多層バッファ２４の層数(周期数)を１２０に固定した場合における計測結果であるが、上記第３実施の形態における表３に示すように、多層バッファ２４の層数(周期数)を、上記ウェハの反り量がより小さい値「７.７μm」となる「５０」に固定すれば、貼り合せＳi基板２１における上記ＦＺＳi基板の厚さの比率を上記ＣＺＳi基板よりも増加させることによって、さらに小さい反り量を得ることができることは言うまでも無い。

このように、上記ＣＺＳi基板と上記ＦＺＳi基板との貼り合せＳi基板上に窒化物半導体を用いて電子デバイスを形成する際に、ある窒化物半導体の厚さが大きくなるのに起因して上記電子デバイスの総膜厚が増加し、その結果、上記ウェハの反り量が下に凸側に大きくなる場合がある。その場合には、貼り合せＳi基板における上記ＦＺＳi基板の厚みの比を上記ＣＺＳi基板よりも多くすることによって、上記ウェハの反り量の低減を図ることができるのである。

以上のごとく、この発明の電子デバイス用エピタキシャル基板は、
ＦＺ法によって形成された第１Ｓi基板上に、ＣＺ法によって形成された第２Ｓi基板を貼り合せて形成された基板１１,２１であって、
上記基板１１,２１における上記第２Ｓi基板の表面が、窒化物半導体がエピタキシャル成長されて電子デバイスが形成される電子デバイス形成面である
ことを特徴としている。

上記構成によれば、本電子デバイス用エピタキシャル基板１１,２１は、ＦＺ法によって形成された第１Ｓi基板上に、ＣＺ法によって形成された第２Ｓi基板が貼り合せて形成されている。そのため、本電子デバイス用エピタキシャル基板１１,２１上に上記電子デバイスが形成された際に、この電子デバイスを構成する窒化物半導体との熱膨張係数の違いに起因する上記第２Ｓi基板による下方に凸形状の反りが、剛性が低いことに起因する上記第１Ｓi基板による上方に凸形状の反りによって相殺される。したがって、本電子デバイス用エピタキシャル基板１１,２１上に上記電子デバイスが形成されて成るウェハの反りを抑制することができる。

さらに、本電子デバイス用エピタキシャル基板１１,２１は、上記ＦＺ法によって形成された高抵抗の上記第１Ｓi基板上に、上記ＣＺ法によって形成された低抵抗の上記第２Ｓi基板が貼り合せて形成されており、高電界にも耐え得る低抵抗の上記第２Ｓi基板の表面に上記電子デバイスが形成される。したがって、上記電子デバイスの耐圧を高めて高耐圧を得ることができる。

また、一実施の形態の電子デバイス用エピタキシャル基板では、
上記第１Ｓi基板の厚さと上記第２Ｓi基板の厚さとの比の値が、１：９から９：１までの間にある。

上記第１Ｓi基板,上記第２Ｓi基板および上記電子デバイスを構成する上記各窒化物半導体の組成の変化によって、上記ウェハの反り特性が変動する場合がある。この実施の形態によれば、そのような場合でも、下方に凸形状の反り特性を有する上記第２Ｓi基板と上方に凸形状の反り特性を有する上記第１Ｓi基板との厚さの比を、１：９から９：１までの間で制御することによって、上記ウェハの反り特性の変動に対処して、的確に反りを抑制することが可能になる。

また、一実施の形態の電子デバイス用エピタキシャル基板では、
上記第１Ｓi基板の厚さと上記第２Ｓi基板の厚さとの比の値が１：１である。

この実施の形態によれば、上記各窒化物半導体の組成が、特に上記ウェハの反り特性に変動を及ぼすような組成でない場合には、上記ウェハの反りを大きく抑制することができる。

また、一実施の形態の電子デバイス用エピタキシャル基板では、
上記第１Ｓi基板の厚さと上記第２Ｓi基板の厚さとの比の値が、上記窒化物半導体がエピタキシャル成長されて形成された上記電子デバイスの総膜厚の増加に伴って、上記第１Ｓi基板の割合が増加するように設定されている。

上記電子デバイスの総膜厚の増加は、上記ウェハにおける下方に凸形状の反り量を増加させる。この実施の形態によれば、そのような場合でも、上記第１Ｓi基板の厚さと上記第２Ｓi基板の厚さの比の値が、上方に凸形状の反り特性を有する上記第１Ｓi基板の割合が増加するように設定されて、上記ウェハの反りを抑制することができる。

１１,２１…基板、
１２,２２…ＡlＮ初期成長層、
１３…Ａl_0.7Ｇa_0.3Ｎ、
１４…Ａl_0.4Ｇa_0.6Ｎ、
１５…Ａl_0.1Ｇa_0.9Ｎ、
１６,２６…ＧaＮチャネル層、
１７,２８…ＡlＧaＮ障壁層、
２３…ＡlＧaＮ、
２４…ＡlＮ/Ａl_0.1Ｇa_0.9Ｎ多層バッファ、
２５…ＧaＮ耐圧層、
２７…ＡlＮ中間層、
２９…ＧaＮキャップ層。

Claims

フローティングゾーン法によって形成された第１シリコン基板上に、チョクラルスキー法によって形成された第２シリコン基板を貼り合せて形成された基板であって、
上記基板における上記第２シリコン基板の表面が、窒化物半導体がエピタキシャル成長されて電子デバイスが形成される電子デバイス形成面である
ことを特徴とする電子デバイス用エピタキシャル基板。
請求項１に記載の電子デバイス用エピタキシャル基板において、
上記第１シリコン基板の厚さと上記第２シリコン基板の厚さとの比の値が、１：９から９：１までの間にある
ことを特徴とする電子デバイス用エピタキシャル基板。
請求項１あるいは請求項２に記載の電子デバイス用エピタキシャル基板において、
上記第１シリコン基板の厚さと上記第２シリコン基板の厚さとの比の値が１：１である
ことを特徴とする電子デバイス用エピタキシャル基板。
請求項１あるいは請求項２に記載の電子デバイス用エピタキシャル基板において、
上記第１シリコン基板の厚さと上記第２シリコン基板の厚さの比の値が、上記窒化物半導体がエピタキシャル成長されて形成された上記電子デバイスの総膜厚の増加に伴って、上記第１シリコン基板の割合が増加するように設定されている
ことを特徴とする電子デバイス用エピタキシャル基板。