TW201409180A - 硬遮罩及硬遮罩之製造方法 - Google Patents

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Abstract

提供一種具有能夠發揮蝕刻耐性之膜密度並且膜應力為低之硬遮罩。在對於處理對象物(W)而施加特定之處理時為了限制對於處理對象物表面之處理範圍而設置的本發明之硬遮罩(HD)，係藉由氮化鈦膜所構成，將此氮化鈦膜設為2層構造，使下側層(L1)具備有硬遮罩之全膜厚(ht)的5~50%之範圍內的膜厚(h1)並具備有3.5g/cm3~4.7g/cm3之範圍內的膜密度，且使上側層具備有4.8g/cm3~5.3g/cm3之範圍內的膜密度。

Description

硬遮罩及硬遮罩之製造方法
本發明，係有關於硬遮罩及硬遮罩之製造方法，更詳細而言，係有關於為了在半導體裝置之製造工程中而限制對於處理對象物之處理範圍所使用者。
此種硬遮罩，例如，係當在半導體裝置之製造工程中為了得到特定之配線圖案而對於作為處理對象物之層間絕緣膜進行乾蝕刻時，為了對於該蝕刻範圍作限制而被使用，作為此種硬遮罩，一般而言，由單一層所成之藉由氮化鈦膜、鈦膜、鉭膜或者是氮化鉭膜所構成者，係為週知(例如，參考專利文獻1)。此種用途之硬遮罩，由於係需要具有蝕刻耐性，因此係期望膜密度為高。另一方面，若是膜應力為高，則在對於層間絕緣膜進行乾蝕刻時，由於其之蝕刻形狀會產生全體性或局部性之改變，乃至於導致配線圖案變形，因此，膜應力係以盡可能地降低為理想。
於此，構成上述硬遮罩之膜，例如考慮到量產性，一般而言，係藉由使用鈦或鉭製之靶材並因應於必 要而導入氮氣的濺鍍(或者是反應性濺鍍)來進行成膜。然而，例如，若是以藉由反應性濺鍍來成膜氮化鈦膜的情況為例來作說明，則若是以使此氮化鈦膜具備有能夠發揮其之蝕刻耐性的程度之膜密度，來設定濺鍍條件(投入電力、氮氣導入量、排氣速度等)，則其之膜應力係會成為1000MPa程度。相反的，若是將氮化鈦膜以成為低應力，例如以成為一100MPa以上的方式，來設定濺鍍條件(投入電力、氮氣導入量、排氣速度等)，則係無法得到足以發揮蝕刻耐性一般之膜密度。
亦即是，如同圖3中所示一般，在藉由反應性濺鍍而成膜了的氮化鈦膜中，於膜應力和膜密度之間係存在有若是膜應力降低則膜密度亦會與此成略正比地而降低之關係。可以想見，此係為起因於氮化鈦膜之物理性性質所導致者。因此，一般而言，係認為無法藉由反應性濺鍍而形成在具有能夠發揮蝕刻耐性之膜密度的同時而膜應力亦為低的氮化鈦膜。故而，本發明者，係反覆進行努力研究，而得到了下述之知識：亦即是，若是藉由氮化鈦膜來構成硬遮罩，並在此時，藉由相對性而言膜密度為較低且膜應力亦為低之氮化鈦的下側層和相對性而言膜密度為較高並且膜應力亦為高之氮化鈦的上側層之2層構造來構成，則能夠得到在具有能夠發揮蝕刻耐性之膜密度的同時而膜應力亦為低的氮化鈦膜。
[先前技術文獻] [專利文獻]
[專利文獻1]日本特開2011-61041號公報
本發明，係有鑑於上述事態，而以提供一種具有能夠發揮蝕刻耐性之膜密度並且膜應力為低之硬遮罩、以及硬遮罩之製造方法，作為課題。
為了解決上述課題，在對於處理對象物而施加特定之處理時，為了限制對於處理對象物表面之處理範圍而設置的本發明之硬遮罩，其特徵為：係藉由氮化鈦膜所構成，將氮化鈦膜設為2層構造，使下側層具備有硬遮罩之全膜厚的5~50%之範圍內的膜厚並具備有3.5g/cm3~4.7g/cm3之範圍內的膜密度，且使上側層具備有4.8g/cm3~5.3g/cm3之範圍內的膜密度。
若依據此，則由於係在處理對象物處，首先具備有具備3.5g/cm3~4.7g/cm3之範圍內的膜密度之由氮化鈦所成的下側層，因此，藉由在對該層而言而相對性較為安定之原子間距離中存在有鈦和氮之原子，膜應力係成為接近0者。又，在此下側層表面上，係具備有具備4.8g/cm3~5.3g/cm3之範圍內的膜密度之上側層。上側層，雖然鈦和氮之原子間距離係為窄，而膜應力為高，但是，藉由被形成在下側層表面上，當上側層以欲使原子間 距離成為適當的方式來作了伸展時，下側層係將上側層之伸展量作吸收。其結果，膜應力係被減輕，而不會對於處理對象物造成影響。亦即是，當處理對象物係為矽晶圓或層間絕緣膜的情況時，在此些之處係並不會產生彎曲。另外，若是下側層之膜密度脫離上述範圍，則係有著無法充分地將應力舒緩之問題，另一方面，若是上側層之膜密度脫離上述範圍，則係有著無法得到作為遮罩之充分的膜密度之問題。
如此這般，在本發明中，藉由將構成硬遮罩之氮化鈦膜設為2層構造，針對膜應力，係成為能夠作大幅度的降低(或者是使膜應力方向從拉張應力或壓縮應力而反轉為另外一方)，並且，由於係將相對性而言膜密度為較低之下側層的膜厚限制在硬遮罩之全體膜厚的5~50%之範圍內，並且以其之剩餘的膜厚而形成相對性而言膜密度為較高之上側層，因此，係能夠使作為氮化鈦膜全體之膜密度成為能夠發揮蝕刻耐性者。
又，為了解決上述課題，本發明之硬遮罩之製造方法，其特徵為，具備有：第1工程，係對於配置有鈦製之靶材和處理對象物之真空處理室進行真空抽氣，而以使真空處理室內成為0.5~30Pa之範圍之壓力的方式來導入稀有氣體和氮氣，並對於靶材投入電力而在真空處理室內形成電漿氛圍，再對於靶材進行濺鍍而藉由反應性濺鍍來在處理對象物表面上成膜下側層；和第2工程，係對於配置有鈦製之靶材和被成膜有下側層之處理對象物的真 空處理室進行真空抽氣，並以使真空處理室內成為相較於第1工程時而為0.02~0.9倍之壓力的方式，來導入稀有氣體和氮氣，並對於靶材而投入相較於第1工程時之投入電力而為同等以上之電力，而在真空處理室內形成電漿氛圍，再對於靶材進行濺鍍而藉由反應性濺鍍來在下側層表面上成膜上側層。
若依據此，則能夠以良好的量產性，而形成由在具有能夠發揮蝕刻耐性之膜密度的同時而膜應力亦為低的2層構造之氮化鈦膜所構成的硬遮罩。另外，若是在第1工程中之壓力(全壓力)脫離上述範圍，則係有著無法充分地將應力舒緩之問題，另一方面，若是在第2工程中之壓力(全壓力)脫離上述範圍，則係有著無法得到作為遮罩之充分的膜密度之問題。
若是構成為將在第1工程中之對於靶材的每單位面積之投入電力設為0.5~5.0W/cm2，並在第2工程中，以使其成為相較於第1工程時之壓力而為同等以下之壓力的方式，而導入稀有氣體和氮氣，且將對於靶材之投入電力，設為第1工程之1.1~4.0倍，則為理想。另外，若是在第1工程中之投入電力為較0.5W/cm2更低，則會有無法得到生產性之問題，另一方面，若是超過5.0W/cm2，則會有無法充分地將應力舒緩之問題。又，為了提升量產性，在本發明中，較理想，係將第1工程和第2工程在同一之真空處理室內而連續地進行。
HD‧‧‧硬遮罩
L1‧‧‧下側層
L2‧‧‧上側層
SM‧‧‧濺鍍裝置
1a‧‧‧真空處理室
2‧‧‧Ti靶材
51、51‧‧‧質量流控制器
W‧‧‧矽晶圓(處理對象物)
[圖1]本發明之硬遮罩的模式性剖面圖。
[圖2]對於被使用在本發明之硬遮罩之製造中的濺鍍裝置之構成例作說明的模式圖。
[圖3]對於氮化鈦膜之膜應力和膜密度之間的關係作展示之圖表。
以下，參考圖面，以將處理對象物設為矽晶圓(以下，稱作「基板W」)並對於此矽基板而形成硬遮罩的情況為例，來針對硬遮罩及其製造方法之實施形態作說明。
參考圖1，HD，係為被形成在基板W表面上之硬遮罩。硬遮罩HD，係如同後述一般，為將藉由反應性濺鍍所成膜之氮化鈦膜L1、L2在同一之真空處理室內而連續層積並構成為2層構造者。下側層L1，係具備有硬遮罩HD之全膜厚ht的5~50%之範圍內的膜厚h1，並具備有3.5g/cm3~4.7g/cm3之範圍內的膜密度。於此情況，硬遮罩HD之膜厚ht，例如係因應於在將此硬遮罩HD形成在矽晶圓或層間絕緣膜之處理對象物表面上並對於處理範圍作了限制後而藉由蝕刻工程來對於此處理對象物進行蝕刻時之蝕刻條件，而適宜作選擇。上側層L2，係具備有剩餘之膜厚h2，並具備有4.8g/cm3~5.3g/cm3 之範圍內的膜密度。另外，若是下側層L1之膜密度脫離上述範圍，則係有著無法充分地將應力舒緩之問題，另一方面，若是上側層L2之膜密度脫離上述範圍，則係有著無法得到作為遮罩之充分的膜密度之問題。以下，針對本實施形態之硬遮罩HD的製造方法作說明。
圖2，係對於能夠實施本實施形態之硬遮罩HD之製造方法的濺鍍裝置SM之其中一例作展示。濺鍍裝置SM，係為磁控管方式者，並具備有區劃出真空處理室1a之真空腔1。在真空腔1之頂板部處，係被安裝有陰極單元C。於以下，在圖2中，係將朝向真空處理室1之頂板部側的方向設為「上」，並將朝向其之底部側的方向作為「下」，來進行說明。
陰極單元C，係由靶材2和被配置在此靶材2之上方處的磁石單元3所構成。靶材2，係為鈦製(例如，係包含鈦和不可避免之元素)，並為因應於基板W之輪廓而藉由週知之方法來形成為平面視圓形者。在靶材2之上面(背向濺鍍面2a之面)，係被裝著有在由濺鍍所致之成膜中而冷卻靶材2之背板21，並將該濺鍍面2a朝向下側地來隔著圖外之絕緣體而安裝在真空腔1處。又，在靶材2處，係被連接有從DC電源等之濺鍍電源E而來的輸出，並構成為在成膜時，對於靶材2而投入具有負的電位之直流電力(30kW以下)。被配置在靶材2之上方處的磁石單元3，係為在靶材2之濺鍍面2a的下方空間處使磁場產生，並在濺鍍時將在濺鍍面2a之下方所 電離了的電子等作捕捉並將從靶材2所飛散出的濺鍍粒子有效率地離子化的具備有週知之構造者，於此，係省略詳細之說明。
在真空腔1之底部，係與靶材2之濺鍍面2a相對向地而被配置有平台4，而能夠將基板W使其之成膜面成為上側地來作定位並作保持。於此情況，靶材2和基板W之間的間隔，係對於生產性或散射次數等作考慮，而設定為45~100mm之範圍內。又，在真空腔1之側壁處，係被連接有將氬等之身為稀有氣體的濺鍍氣體作導入之第1氣體管5a、和導入身為反應氣體之氮氣的第2氣體管5b。在第1以及第2之兩氣體管5a、5b處，係分別中介設置有質量流控制器51、51，並與省略圖示之氣體源相通連。藉由此，被作了流量控制之濺鍍氣體以及反應氣體，係能夠導入至藉由後述之真空排氣手段而被以一定之排氣速度進行真空抽氣之真空處理室1a內，在成膜中，真空處理室1a之壓力(全壓力)係被構成為保持為略一定。
在真空腔1之底部處，係被連接有與由渦輪分子幫浦或是旋轉幫浦等所成之省略圖示的真空排氣裝置相通之排氣管6。雖並未特別作圖示，但是，上述濺鍍裝置SM，係具有具備著微電腦或是序列器等之週知的控制手段，並成為藉由控制手段，來對於上述電源E之動作、質量流控制器51、51之動作以及真空排氣裝置之動作等作統籌管理。以下，針對使用有濺鍍裝置SM之硬遮罩 HD的製造方法作具體性說明。
首先，將基板W安裝在被裝著有鈦製之靶材2的真空腔1內之平台4上，並使真空排氣手段動作，而將真空處理室1a內真空抽氣至特定之真空度(例如，10-5Pa)。若是真空處理室1a內之壓力達到了特定壓力，則對於質量流控制器51、51分別作控制，而將氬氣和氮氣體以特定流量作導入。此時，係以使真空處理室1a成為0.5~30.0Pa之範圍之壓力(全壓力)的方式，而對於氬氣和氮氣之流量作控制。若是真空處理室1a內之壓力脫出上述範圍，則係會有無法充分地將應力舒緩之問題。又，當在一定壓力下而想要得到更為低應力之膜的情況時，氬氣和氮氣間之流量比，係只要設為同等，或者是設為氬氣之流量多出了1.1~1.5倍之範圍即可。若是將氬氣之流量作上述範圍內之增加，則在每單位體積中之鈦元素的含量係增多，而能夠將膜應力更加縮小。
與此並行地，藉由濺鍍電源E而對於靶材2投入具有特定之負的電位之直流電力，並在真空腔2內形成電漿氛圍。藉由此，來藉由反應性濺鍍而在基板W表面成膜下側層L1之氮化鈦膜(第1工程)。於此情況，係以會成為硬遮罩HD之全膜厚ht的5~50%之範圍之膜厚h1的方式，來設定濺鍍時間。若是膜厚h1脫出硬遮罩HD之全膜厚ht的5~50%之範圍，則係無法有效地將膜應力縮小。又，係將對於靶材2之每單位面積的投入電力，設為0.5~5.0W/cm2。
接著，若是下側層L1之成膜結束，則係分別對於質量流控制器51、51進行控制並使氬氣和氮氣之流量分別減少，而使真空處理室1a之壓力(全壓力)成為相較於第1工程時之0.02~0.9倍的全壓力。此操作，係從下側層L1之成膜結束起而連續地進行，但是，亦可構成為在停止對於靶材2之電力投入並且停止了氣體導入之後，將真空處理室1a真空抽氣至特定之壓力，之後再進行之。若是在第2工程中之壓力脫出上述範圍，則係會有無法作為遮罩而得到充分之膜密度的問題。與此並行地，以使對於靶材2之每單位面積的投入電力成為較在第1工程中所設定之投入電力而更高或者是成為同等的方式，來調整電源E之輸出。於此情況，若是較第1工程更低，則係會有無法作為遮罩而得到充分之膜密度的問題。藉由此，來藉由反應性濺鍍而在下側層L1之表面上成膜上側層L2之氮化鈦膜(第2工程)。於此情況，係以會成為到達硬遮罩HD之全膜厚ht之膜厚h2的方式，來設定濺鍍時間。另外，雖然並未特別作圖示說明，但是，如同上述一般，在形成了2層構造之氮化鈦膜之後，因應於所欲作限制之範圍，來對於此氮化鈦膜局部性地進行蝕刻並圖案化。此係可利用光微影工程等之週知者，因此於此係省略詳細說明。
另一方面，係亦可如同下述一般地而製造硬遮罩HD。亦即是，與上述相同的，以使真空處理室1a成為0.5~30.0Pa之範圍之壓力(全壓力)的方式，來對於 氬氣和氮氣之流量作控制，並藉由濺鍍電源E而對於靶材2以成為0.5~5.0W/cm2的方式來投入電力，而在真空腔2內形成電漿氛圍。藉由此，來藉由反應性濺鍍而在基板W表面成膜下側層L1之氮化鈦膜(第1工程)。於此情況，係以會成為硬遮罩HD之全膜厚ht的5~50%之範圍之膜厚h1的方式，來設定濺鍍時間。若是膜厚h1脫出硬遮罩HD之全膜厚ht的5~50%之範圍，則係無法有效地將膜應力縮小。
接著，若是下側層L1之成膜結束，則係分別對於質量流控制器51、51進行控制並分別對於氬氣和氮氣之流量作調整，而使真空處理室1a之壓力(全壓力)成為與第1工程時同等或者是較低之全壓力。此操作，係從下側層L1之成膜結束起而連續地進行，但是，亦可構成為在停止對於靶材2之電力投入並且停止了氣體導入之後，將真空處理室1a真空抽氣至特定之壓力，之後再進行之。與此並行地，以使對於靶材2之每單位面積的投入電力成為相對於第1工程而成為1.1~4.0倍的方式，來變更電源E之輸出。投入電力，若是相較於第1工程而較1.1倍更低，則會有無法作為遮罩而得到充分之膜密度的問題，而若是超過4.0倍，則會有無法充分地將應力舒緩之問題。藉由此，來藉由反應性濺鍍而在下側層L1之表面上成膜上側層L2之氮化鈦膜(第2工程)。於此情況，係以會成為到達硬遮罩HD之全膜厚ht之膜厚h2的方式，來設定濺鍍時間。
若依據以上之實施形態，則能夠以良好的量產性，而形成由在具有能夠發揮蝕刻耐性之膜密度的同時而膜應力亦為低的2層構造之氮化鈦膜L1、L2所構成的硬遮罩HD。具體而言，由於係在基板W處，首先具備有具備3.5g/cm3~4.7g/cm3之範圍內的膜密度之由氮化鈦所成的下側層L1，因此，藉由在對該下側層L1而言而相對性較為安定之原子間距離中存在有鈦和氮之原子，膜應力係成為接近0者。又，在此下側層L1表面上，係具備有具備4.8g/cm3~5.3g/cm3之範圍內的膜密度之上側層L2。上側層L2，雖然鈦和氮之原子間距離係為窄，而膜應力為高，但是，藉由被形成在下側層L1表面上，當上側層L2以欲使原子間距離成為適當的方式來作了伸展時，下側層L1係將上側層L2之伸展量作吸收。於此情況，膜應力係被減輕，而不會對於基板W造成影響。其結果，針對膜應力，係成為能夠作大幅度的降低(或者是使膜應力方向從拉張應力或壓縮應力而反轉為另外一方)，並且，由於係將相對性而言膜密度為較低之下側層L1的膜厚限制在硬遮罩HD之全體膜厚的5~50%之範圍內，並且以其之剩餘的膜厚而形成相對性而言膜密度為較高之上側層L2，因此，係能夠使作為氮化鈦膜L1、L2全體之膜密度成為能夠發揮蝕刻耐性者。另外，膜密度，係只要使用XRR(X光反射率法)等來求取出即可。又，膜應力，係使用週知之測定器而作測定。
接著，為了對於本發明之上述效果作確認， 係使用上述構成之濺鍍裝置SM而進行了以下之實驗。在本實驗中，作為基板W，係使用矽晶圓，並在此基板W表面上成膜了2層構造之氮化鈦膜。於此情況，作為靶材2，係使用鈦製者，並將靶材2和基板W之間的距離設定為60mm。又，作為第1工程時之濺鍍條件，係將氬氣和氮氣之流量分別設為200sccm，並構成為將真空處理室1a內的壓力(全壓力)保持為約1.4Pa。又，係將對於靶材2之投入電力設定為7kW，並將成膜時間設定為9秒(下側層L1之膜厚係為約5nm)。另一方面，作為第2工程時之濺鍍條件，係將氬氣和氮氣之流量分別設為60sccm，並構成為將真空處理室1a內的壓力(全壓力)保持為約0.4Pa。又，係將對於靶材2之投入電力設定為7kW，並將成膜時間設定為30秒(下側層L1之膜厚係為約28nm)。係確認到了：若依據此，則係成膜有膜應力係為+10MPa(拉張應力)而膜密度為4.85g/cm3之氮化鈦膜。
以上，雖係針對本發明之實施形態作了說明，但是，本發明，係並不被限定於上述形態。在上述實施形態中，雖係針對將下側層L1和上側層L2在同一之真空處理室1a內而連續地形成者為例，來作了說明，但是，亦可構成為將下側層L1和上側層L2使用相異之濺鍍裝置來分別地進行成膜。又，在上述實施形態中，雖係針對藉由濺鍍裝置SM來成膜硬遮罩HD者為例來作了說明，但是，只要是能夠成膜上述具有特定之膜密度的氮化 鈦層者，則例如亦可使用離子噴鍍裝置或蒸鍍裝置。進而，在上述實施形態中，作為處理對象物，雖係以矽晶圓作為例子，但是，例如當形成於層間絕緣膜表面上一般的情況時，係可適用本發明。
HD‧‧‧硬遮罩
L1‧‧‧下側層
L2‧‧‧上側層
W‧‧‧矽晶圓(處理對象物)

Claims (4)

  1. 一種硬遮罩，係為在對於處理對象物而施加特定之處理時，為了限制對於處理對象物表面之處理範圍而設置者，其特徵為：在藉由氮化鈦膜所構成者之中，將氮化鈦膜設為2層構造，使下側層具備有硬遮罩之全膜厚的5~50%之範圍內的膜厚並具備有3.5g/cm3~4.7g/cm3之範圍內的膜密度，且使上側層具備有4.8g/cm3~5.3g/cm3之範圍內的膜密度。
  2. 一種硬遮罩之製造方法，係為如申請專利範圍第1項所記載之硬遮罩之製造方法，其特徵為，具備有：第1工程，係對於配置有鈦製之靶材和處理對象物之真空處理室進行真空抽氣，而以使真空處理室內成為0.5~30Pa之範圍之壓力的方式來導入稀有氣體和氮氣，並對於靶材投入電力而在真空處理室內形成電漿氛圍，再對於靶材進行濺鍍而藉由反應性濺鍍來在處理對象物表面上成膜下側層；和第2工程，係對於配置有鈦製之靶材和被成膜有下側層之處理對象物的真空處理室進行真空抽氣，並以使真空處理室內成為相較於第1工程時而為0.02~0.9倍之壓力的方式，來導入稀有氣體和氮氣，並對於靶材而投入相較於第1工程時之投入電力而為同等以上之電力，而在真空處理室內形成電漿氛圍，再對於靶材進行濺鍍而藉由反應性濺鍍來在下側層表面上成膜上側層。
  3. 如申請專利範圍第2項所記載之硬遮罩之製造方法，其中，係將在第1工程中之對於靶材的每單位面積之投入電力設為0.5~5.0W/cm2，並在第2工程中，以使其成為相較於第1工程時之壓力而為同等以下之壓力的方式，而導入稀有氣體和氮氣，且將對於靶材之投入電力，設為第1工程之1.1~4.0倍。
  4. 如申請專利範圍第2項或第3項所記載之硬遮罩之製造方法，其中，係將第1工程和第2工程在相同的真空處理室內而連續進行。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI585854B (zh) * 2014-03-28 2017-06-01 台灣積體電路製造股份有限公司 圖案化半導體晶圓及圖案化目標材料層之方法

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104810228B (zh) * 2014-01-23 2017-10-13 北京北方华创微电子装备有限公司 螺旋形磁控管及磁控溅射设备
JP6030589B2 (ja) * 2014-02-13 2016-11-24 株式会社アルバック ハードマスク形成方法及びハードマスク形成装置
JP6653383B2 (ja) 2016-05-16 2020-02-26 株式会社アルバック 内部応力制御膜の形成方法
JP2018053270A (ja) * 2016-09-26 2018-04-05 株式会社Ｓｃｒｅｅｎホールディングス 成膜方法および成膜装置
KR102402639B1 (ko) 2017-11-24 2022-05-26 삼성전자주식회사 전자 장치 및 그의 통신 방법
US20240222138A1 (en) * 2021-10-21 2024-07-04 Hitachi High-Tech Corporation Etching method and etching apparatus

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2556205B2 (ja) * 1991-03-15 1996-11-20 富士通株式会社 スパッタリングに関わる半導体装置の製造方法
JP3200650B2 (ja) * 1991-10-28 2001-08-20 松下電子工業株式会社 高融点金属膜の製造方法
JPH06240450A (ja) * 1993-02-16 1994-08-30 Kobe Steel Ltd 耐食性及び密着性に優れた窒化チタン皮膜並びにその形成方法
JPH08162531A (ja) * 1994-12-05 1996-06-21 Sony Corp 配線形成方法
JPH10230558A (ja) * 1996-12-17 1998-09-02 Asahi Glass Co Ltd 光吸収性反射防止膜付き有機基体とその製造方法
JPH1131669A (ja) * 1997-07-10 1999-02-02 Fujitsu Ltd 半導体装置の製造方法
TW413884B (en) * 1999-04-07 2000-12-01 United Microelectronics Corp Metal plug or metal via structure and manufacturing method thereof
JP2011061041A (ja) 2009-09-10 2011-03-24 Panasonic Corp 半導体装置の製造方法
US8614144B2 (en) * 2011-06-10 2013-12-24 Kabushiki Kaisha Toshiba Method for fabrication of interconnect structure with improved alignment for semiconductor devices

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI585854B (zh) * 2014-03-28 2017-06-01 台灣積體電路製造股份有限公司 圖案化半導體晶圓及圖案化目標材料層之方法
US10157752B2 (en) 2014-03-28 2018-12-18 Taiwan Semiconductor Manufacturing Company, Ltd. Systems and methods for in SITU maintenance of a thin hardmask during an etch process
US11024515B2 (en) 2014-03-28 2021-06-01 Taiwan Semiconductor Manufacturing Company, Ltd. Systems and methods for in SITU maintenance of a thin hardmask during an etch process

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