TWI585854B - 圖案化半導體晶圓及圖案化目標材料層之方法 - Google Patents

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Description

圖案化半導體晶圓及圖案化目標材料層之方法
本發明係有關於薄硬遮罩，特別是有關於蝕刻製程期間薄硬遮罩的原位維護。
在過去數十年內，半導體積體電路產業經歷快速的成長。半導體材料及設計的技術性進展，產生愈來愈小、更複雜的電路。當製程及製造相關的技術也經歷技術性的進步，這些材料及設計的進展已經變得可行。在半導體演化的過程中，每單位面積的連接裝置數量隨著可以被穩定地製造最小元件的尺寸縮小而增加。隨特徵尺寸縮小，現有的製造系統及製程已經被證明常不符合要求。
在一示例方面，本揭露描述一圖案化目標材料層的方法。此方法包括將具有目標材料層於其上的半導體晶圓放置於蝕刻腔室中，以及提供蝕刻氣體氣流至蝕刻腔室等步驟，蝕刻氣體氣流包括複數種氣體。半導體晶圓具有由目標材料層上的化合物形成的圖案化硬遮罩特徵。此方法也包括使用圖案化硬遮罩特徵做為遮罩特徵以蝕刻目標材料層，其中一種氣體化學性地改變圖案化硬遮罩特徵，且至少一種氣體化學性地修復圖案化硬遮罩特徵，以使圖案化硬遮罩特徵在蝕刻期間維持 其尺寸等步驟。
在另一示例方面，於此揭露另一圖案化目標材料層的方法。此方法包括將具有目標材料層於其上的半導體晶圓放置於蝕刻腔室中，以及提供蝕刻氣體氣流至蝕刻腔室等步驟。半導體晶圓具有由目標材料層上的化合物形成的圖案化硬遮罩特徵。此方法也包括使用圖案化硬遮罩特徵做為遮罩特徵以蝕刻目標材料層等步驟，當蝕刻製程完成時，半導體晶圓從蝕刻腔室被移出。蝕刻氣體組成包括碳氟化合物反應氣體、在氫氣對碳氟化合物反應氣體的流量比約2至20的氫氣、和在氮氣對氫氣的流量比約0.1至10的氮氣。
在其他示例的方面，圖案化的半導體晶圓被揭露。圖案化的半導體晶圓包括具有複數膜層於其上之半導體基板，以及包括於半導體基板上複數膜層的目標材料層。目標材料層具有至少一個低於目標材料層、暴露表面的開口於其中。圖案化的半導體晶圓也包括由化合物形成的圖案化硬遮罩特徵和重組的外部。重組的外部於蝕刻製程期間被重組。
100‧‧‧半導體晶圓
102‧‧‧半導體基板
104‧‧‧目標材料層
106‧‧‧硬罩幕特徵
108‧‧‧光阻層
200、400‧‧‧蝕刻製程
202A、202B‧‧‧開口
204、402、404、406‧‧‧外部
W1、W2、W3、W4、W5‧‧‧寬度
T1、T2、T3、T4、T5‧‧‧厚度
206‧‧‧直的部分
208‧‧‧漸縮的部分
302、502‧‧‧示例特徵
600‧‧‧方法
602、604、606、608‧‧‧步驟
須強調的是，根據常規的作法，圖式中各種特徵並未依比例繪示。相反地，為使討論清楚起見，各種特徵之尺寸可能任意擴張或縮小。
第1A和1B圖是根據一實施例，晶圓在處理期間的局部剖面圖。
第2A、2B、2C和2D圖是第1A-B圖的晶圓在處理期間的局部圖。
第3A圖是如第2A-D圖被處理的複數的示例硬遮罩的模擬影像上視圖。
第3B圖是如第3A圖中複數個示例硬遮罩的模擬影像離軸視圖(off-axis view)。
第4A、4B、4C和4D圖是根據一實施例，第1A-B圖晶圓在處理期間的局部圖。
第5A圖是如第4A-D圖被處理的複數個示例硬遮罩的模擬影像上視圖。
第5B圖是如第5A圖複數個示例硬遮罩的模擬影像離軸視圖。
第6圖是根據一實施例，在半導體基板上圖案化目標材料層的方法流程圖。
搭配附圖閱讀以下詳細的描述說明可以對本揭露附圖各個面向有更完善的了解。
應了解的是，以下的揭露中提供了許多不同的實施方式或實施例以施行本揭露中各項特徵。以下將解釋一些元件及排列方式的特別例子，以簡化本揭露。當然，這些僅用於舉例而不侷限於此。此外，在以下”形成第一特徵於第二特徵上或上方”的描述中，可能包含第一特徵及第二特徵形成直接接觸的實施方式，亦可能包含形成額外的特徵於第一特徵及第二特徵之間，而第一特徵與第二特徵並未直接接觸的實施方式。為求簡單明瞭，不同的特徵可能以任意的比例繪圖之。
在半導體裝置製程中，追求更小的特徵尺寸的已 要求了多項技術的改變，包括用以在半導體晶片上製造的特徵之製程的改變。為了減輕因逐漸縮小之特徵產生的困難，用以作為遮罩層已經減少，本揭露提出使用特定的蝕刻氣體混合物以在蝕刻過程本身減輕對小特徵的損害。
第1A圖繪示半導體晶圓100在裝置(例如：電晶體、電容、電阻和其他半導體裝置元件)製造期間的剖面圖。某些製程步驟被施行以達到如第1A圖所見的晶圓，包括沉積和利用光微影圖案化遮罩蝕刻。如第1A圖中所繪示，晶圓100包括半導體基板102，其可以是許多適合的基板其中之一。基板102是矽基板，但也可以由玻璃、鍺、應變矽、絕緣體覆矽所形成。基板可以摻雜p型或n型二者其一的摻雜物。目標材料層104顯示於基板102之上。在一些實施例中，在目標材料層104與基板102之間可以存在其他的材料層。這些其他的材料層可以在沉積或形成目標材料層104之前被圖案化。在繪示的實施例中，目標材料層104是介電材料層，像是抗反射塗佈膜(anti-reflection coating,ARC)層。然而，在一些實施例中，目標材料層可以是導電層，像是金屬或經摻雜多晶矽層。
如第1A圖中所示，晶圓100更進一步包括圖案化硬遮罩特徵106於目標材料層104之上。圖案化硬遮罩特徵106被用以圖案化目標材料層104。圖案化硬遮罩特徵106是由圖案化氮化鈦(TiN)沉積層所形成的氮化鈦硬遮罩。一些實施例可以包括由其他材料所形成的圖案化的硬遮罩，像是氮化鉭(TaN)。第1A圖也描繪圖案化層108，如所繪示的是於圖案化硬遮罩特徵106和目標材料層104之上的光阻(PR)層108。
第1B圖也繪示第1A圖的晶圓100。第1B圖是晶圓100在施行光微影製程以選擇性地暴露光阻層108的某些區域於特定波長的光後的局部剖面圖。光提供能量以打斷或形成化學鍵，其取決於光阻是正或負光阻。曝光後，晶圓被化學性地顯影以去除光阻層108被暴露的部分。抑或在一些實施例中，可以使用負光阻於光阻層108。只有一部分圖案化硬遮罩特徵106可藉由形成在光阻層108之中的開口而暴露。
現在參照第2A、2B、2C和2D圖，於此描繪一系列圖示，呈現晶圓100經歷蝕刻製程200。蝕刻製程200是反應性離子蝕刻製程。如所繪示者，蝕刻製程200包括來源氣體(source)或進料氣體，其為包括多種氣體的組合。舉例而言，用於蝕刻製程200的蝕刻氣體可以包括含氟的主要反應氣體，像是四氟化碳(CF4)、三氟甲烷(CHF3)、二氟甲烷(CH2F2)、一氟甲烷(CH3F)、八氟環丁烷(C4F8)、三氟化氮(NF3)或六氟化硫(SF6)。蝕刻氣體可以更進一步包括輔助氣體(assistant)，像是氮氣(N2)、氫氣(H2)、一氧化碳(CO)、二氧化碳(CO2)和氧氣(O2)。除此之外，蝕刻氣體可以包括承載氣體(carrier gas)，像是氬氣(Ar)或氦氣(He)。如第2A、2B、2C和2D圖所繪示，氫氣對氟系(fluoride based)主要反應氣體的流量比(flow ratio)是在從約0至約2的範圍內。因此，舉例而言，當用於蝕刻製程200的蝕刻氣體包括約100標準立方公分/分鐘(sccm)的四氟化碳，蝕刻氣體可以包括從約0標準立方公分/分鐘至約200標準立方公分/分鐘的氫氣。
在蝕刻製程200開始時，圖案化硬遮罩特徵106有 第一寬度，如第2A圖的W1所標示。W1的寬度可以是在從約5奈米至大於1微米的範圍。如繪示，W1的寬度是約40奈米。
當蝕刻製程200繼續進行，材料從目標材料層104的暴露部分被去除。如第2B圖中所示，材料去除在圖案化硬遮罩特徵106的任一側產生開口202A和開口202B。除此之外，如第2B圖所示，當蝕刻製程200進行，圖案化硬遮罩特徵106的外表面與氟系反應氣體產生反應，轉換氮化鈦變成氟化鈦(TiFx)，一種不同的化合物。因此，圖案化硬遮罩特徵106發展出具有不同化學成分和特性的外部204。還有，如第2B圖所示，在蝕刻製程200之初，圖案化硬遮罩特徵106具有厚度T1。
現在參照第2C圖，如於此所示，圖案化硬遮罩特徵106的寬度在蝕刻製程200的期間改變。不同於圖案化硬遮罩特徵106的氮化鈦，外部204的氟化鈦是可揮發的。因此，氟化鈦外部204的分子從表面分離，且與耗竭氣體(exhaust gases)被從蝕刻腔室移除。當製程繼續進行，圖案化硬遮罩特徵106的尺寸改變。因此，在蝕刻製程200經過一段時間後，圖案化硬遮罩特徵106的外部204不再具有寬度W1和厚度T1，而是具有較少的寬度W2和較少的厚度T2，如第2C圖所標示。
當圖案化硬遮罩特徵106的寬度和厚度的尺寸在蝕刻製程200期間減少，開口202A和202B的輪廓也會改變。如第2D圖所示，開口202A包括基本上為直的部分206和基本上為漸縮(tapered)的部分208。在一些實施例中，開口202A只包括漸縮部分208。當圖案化硬遮罩特徵106變得愈薄愈小，圖案化至目標材料層104內的特徵臨界尺寸變得愈難控制及準確地複 製。
現在參照第3A和3B圖，於此所示是複數個示例硬遮罩特徵的上視圖(第3A圖)和離軸視圖(第3B圖)，像是圖案化硬遮罩特徵106，如使用掃描式電子顯微鏡(SEM)所見。示例圖案化硬遮罩特徵包括示例特徵302。第3A和3B圖描繪蝕刻製程的結果，像是如上述連接第2A-D圖的蝕刻製程200。如第3A圖中所見，蝕刻製程200降低示例特徵302至寬度W3。以及如第3B圖中所見，蝕刻製程200降低示例特徵302的厚度T3。
現在參照第4A-D圖，於此描繪蝕刻製程400及其結果。蝕刻製程400相似於蝕刻製程200，但方法顯著地不同。蝕刻製程400使用蝕刻氣體氣流在反應性離子蝕刻製程。用於蝕刻製程200的蝕刻氣體可以包括含氟的主要反應氣體，像是四氟化碳(CF4)、三氟甲烷(CHF3)、二氟甲烷(CH2F2)、一氟甲烷(CH3F)、八氟環丁烷(C4F8)、三氟化氮(NF3)或六氟化硫(SF6)。蝕刻氣體可以更進一步包括輔助氣體(assistant)，像是氮氣(N2)、氫氣(H2)、一氧化碳(CO)、二氧化碳(CO2)和氧氣(O2)。除此之外，蝕刻氣體可以包括承載氣體(carrier gas)，像是氬氣(Ar)或氦氣(He)。然而，相較於蝕刻製程200的蝕刻氣體，蝕刻製程400的蝕刻氣體在氫氣和氮氣是相對地高。在蝕刻製程400中，蝕刻氣體包括氫氣對含氟主要反應氣體的流量比是在從約2至約20的範圍內，而氮氣對氫氣的流量比是在從約0.1至約10的範圍內。舉例而言，蝕刻製程400可以包括約100標準立方公分/分鐘的四氟化碳、氫氣的範圍可以從200標準立方公分/分鐘至2000標準立方公分/分鐘，而氮氣可以是從20標準立方公分/ 分鐘至20000標準立方公分/分鐘的範圍。以所述的流量比蝕刻製程400產生的結果係不同於蝕刻製程200。如第4A圖所示，圖案化硬遮罩特徵106具有寬度W4。
如上所述有關蝕刻製程200，含氟的主要反應氣體將圖案化硬遮罩特徵106的外部402從氮化鈦轉換成氟化鈦。在蝕刻製程400之初，圖案化硬遮罩特徵106包括外部402，具有寬度W4和厚度T4。如繪示，厚度T4是少於約200埃的厚度。當蝕刻製程400繼續進行，開口202A和202B繼續加深至目標材料層104中。
第4C圖包括其他發生在蝕刻製程400期間的化學製程。當圖案化硬遮罩特徵106的氮化鈦藉由含氟的主要反應氣體轉換變成氟化鈦，蝕刻氣體中高水平的氫氣促發與氟化鈦(TiFx)的顯著反應，將化合物還原成鈦。然而氟化鈦是可揮發的(volatile)，如第2A-D圖所述，因此導致圖案化硬遮罩特徵106的尺寸和厚度縮小，鈦則是穩定的。鈦不會和廢氣被從蝕刻腔室帶走，而是留在圖案化硬遮罩特徵106的外部404上。
如第4D圖所示，由於高流速的氮氣，鈦被轉換回氮化鈦，從而形成重組的外部406。在蝕刻製程400的期間，其反應首先從氮化鈦產生氟化鈦，然後從氟化鈦產生鈦，且最後從鈦產生氮化鈦，反應可以是連續的且可以同時發生，而非如繪示的不連續(discrete)階段。因此，當氟化鈦形成於圖案化硬遮罩特徵的外部上，其將會轉換成鈦再轉換回氮化鈦。由於蝕刻製程400中使用的蝕刻氣體氣流量比，這些反應的速率顯著地降低或防止如第3A和3B圖中所觀察到的厚度T4及/或寬度 W4的下降。由於厚度T4和寬度W4基本上維持固定，或其降低明顯地少於蝕刻製程200，開口202A和202B的輪廓不會如第2D圖中所示的漸縮，其輪廓反而基本上為直的。
現在參照第5A和5B圖，於此所示是複數個示例硬遮罩特徵的上視圖(第5A圖)和離軸視圖(第5B圖)，像是圖案化硬遮罩特徵106，如使用掃描式電子顯微鏡(SEM)所見。示例圖案化硬遮罩特徵包括示例特徵502。第5A和5B圖描繪蝕刻製程的結果，像是如上述有關第4A-D圖的蝕刻製程400。如第5A圖中所示，蝕刻製程400導致示例特徵502的寬度W5。以及如第5B圖中所示，蝕刻製程400減少示例特徵502的厚度T5。如掃描式電子顯微鏡影像中所觀察到的，示例特徵的寬度和厚度改變顯著地少於第3A和3B圖，其為藉由蝕刻製程200所產生，而非蝕刻製程400。
現在參照第6圖，於此繪示的是用以圖案化目標材料層的方法600的流程圖。如第6圖所繪示，方法600包括數個編號(enumerated)步驟。然而，方法600的實施例包括其他步驟在編號步驟之前、之後、之中，及/或編號步驟的一部分。如繪示，方法600包括步驟602，具有目標材料層於其上的半導體晶圓放置(positioned)於蝕刻腔室內。半導體晶圓具有由化合物形成之圖案化硬遮罩特徵在目標材料層上。在步驟604中，提供蝕刻氣體氣流至蝕刻腔室。蝕刻氣體氣流包括複數種氣體。在步驟606中，以圖案化硬遮罩特徵做為遮罩特徵蝕刻目標材料層。在蝕刻的期間，其中一種氣體化學性地改變圖案化硬遮罩特徵，且至少一種氣體化學性地修復圖案化硬遮罩特徵，以 使圖案化硬遮罩特徵在蝕刻期間維持其尺寸。而在步驟608中，半導體晶圓從蝕刻腔室中被移出。
為了更清楚地敘述方法600的實施例，現在參照蝕刻製程400，如第4A-D圖中所繪示。晶圓100被放入施行蝕刻製程400(步驟602)的反應性離子蝕刻腔室或其他蝕刻腔室。蝕刻腔室包括反應氣體及輔助氣體進口和耗竭氣體或廢氣出口。除此之外，蝕刻腔室具有射頻(radio frequency)及/或直流電源以於蝕刻腔室內產生電漿。當晶圓100被放入蝕刻腔室400，圖案化硬遮罩特徵106具有寬度W4。
蝕刻製程400是在蝕刻腔室內施行，藉由提供蝕刻氣體氣流至腔室及使廢氣流出腔室。用於蝕刻氣體製程的蝕刻氣體包括破壞圖案化硬遮罩特徵表面的化學物質，就像氟系主要反應氣體，如四氟化碳，其轉換硬遮罩特徵106的一些氮化鈦變成氟化鈦。蝕刻氣體更進一步包括修復圖案化硬遮罩特徵106的化學物質，包括高水平的氫氣以在氟化鈦揮發之前轉換氟化鈦變成鈦，從圖案化硬遮罩特徵106去除材料。蝕刻氣體也包括高水平的氮氣，其轉換鈦變成氮化鈦，從而修復硬遮罩特徵106。此些氣體係用於反應性離子蝕刻，以蝕刻目標材料層104的暴露部分，從而暴露出下部表面，像是基板102(步驟604和606)。在方法600的一些實施例中，蝕刻製程包括碳氟化合物(CxFy)反應氣體、在氫氣對碳氟化合物反應氣體的流量比從約2至約20的氫氣、以及在氮氣對氫氣的流量比從約0.1至約10的氮氣。在一些實施例中，氫氣對碳氟化合物反應氣體的流量比是從約10至約20以及氮氣對氫氣的流量比從約5至約10。
在施行蝕刻製程400後，圖案化硬遮罩特徵106的下部表面具有在蝕刻製程期間經歷破壞和修復的外部(402、404和406)，晶圓100從蝕刻腔室(608)中被移出。在晶圓完成之前，晶圓可以更進一步接受圖案化製程、切割和封裝。其他於上討論有關蝕刻製程400的特徵，如第4A-D圖所示，可以作為第6圖中的方法600的一部分被實行。
上述的方法和特徵允許使用更薄的硬遮罩特徵以圖案化下方膜層。所述之蝕刻氣體的組合提供硬遮罩特徵的原位(in situ)修復和維持，以使硬遮罩的尺寸不會縮小。藉由防止或抑制材料從在蝕刻製程中用以做為蝕刻遮罩的硬遮罩特徵損失，在蝕刻期間形成的特徵輪廓得到改善，其輪廓是在從約85至90度的範圍內。除此之外，臨界尺寸可以藉由在這樣蝕刻製程的硬遮罩被維持。
在一示例方面，本揭露描述一圖案化目標材料層的方法。此方法包括將具有目標材料層於其上的半導體晶圓放置於蝕刻腔室中，以及提供蝕刻氣體氣流至蝕刻腔室等步驟，蝕刻氣體氣流包括複數種氣體。半導體晶圓具有由目標材料層上的化合物形成的圖案化硬遮罩特徵。此方法也包括使用圖案化硬遮罩特徵做為遮罩特徵以蝕刻目標材料層，其中一種氣體化學性地改變圖案化硬遮罩特徵，且至少一種氣體化學性地修復圖案化硬遮罩特徵，以使圖案化硬遮罩特徵在蝕刻期間維持其尺寸等步驟。
在另一示例方面，於此揭露另一圖案化目標材料層的方法。此方法包括將具有目標材料層於其上的半導體晶圓 放置於蝕刻腔室中，以及提供蝕刻氣體氣流至蝕刻腔室等步驟。半導體晶圓具有由目標材料層上的化合物形成的圖案化硬遮罩特徵。此方法也包括使用圖案化硬遮罩特徵做為遮罩特徵以蝕刻目標材料層等步驟，當蝕刻製程完成時，半導體晶圓從蝕刻腔室被移出。蝕刻氣體組成包括碳氟化合物反應氣體、在氫氣對碳氟化合物反應氣體的流量比約2至20的氫氣、和在氮氣對氫氣的流量比約0.1至10的氮氣。
在其他示例的方面，圖案化的半導體晶圓被揭露。圖案化的半導體晶圓包括具有複數膜層於其上之半導體基板，以及包括於半導體基板上複數膜層的目標材料層。目標材料層具有至少一個低於目標材料層、暴露表面的開口於其中。圖案化的半導體晶圓也包括由化合物形成的圖案化硬遮罩特徵和重組的外部。重組的外部於蝕刻製程期間被重組。
以上描述由上視圖及剖面圖所呈現的實施例並非詳盡無遺。在任何給出之實施例中所討論的一些製程可經不同次序被執行或在步驟中具有其他製程。舉例而言，即使有多個蝕刻製程被討論，單一蝕刻製程可用以移除多個膜層。因此，本文所提供之實施例僅為示例，而非意圖作為限定。本領域所屬技藝人士當可以所揭露之實施例設計其他的系統及方法，此些其他系統及方法仍意屬於本揭露之範圍，因此，本揭露之權利保護僅以所附之權利要求者為限。
100‧‧‧半導體晶圓
102‧‧‧半導體基板
104‧‧‧目標材料層
106‧‧‧硬罩幕特徵
108‧‧‧光阻層
202A、202B‧‧‧開口
400‧‧‧蝕刻製程
406‧‧‧外部
W4‧‧‧寬度
T4‧‧‧厚度

Claims (10)

  1. 一種圖案化目標材料層之方法，包括：放置具有一目標材料層於其上之一半導體晶圓於一蝕刻腔室，該半導體晶圓具有自一化合物形成之一圖案化硬遮罩特徵形成於該目標材料層上；提供一蝕刻氣體氣流至該蝕刻腔室中，該蝕刻氣體氣流之蝕刻性氣體包括複數種氣體；使用該圖案化硬遮罩特徵作為遮罩特徵蝕刻該目標材料層，其中該些氣體其中之一化學性地改變該圖案化硬遮罩特徵，且該些氣體之至少一種化學性地修復該圖案化硬遮罩特徵，以使該圖案化硬遮罩特徵在該蝕刻期間維持其尺寸；及自該蝕刻腔室中移除該半導體晶圓。
  2. 如申請專利範圍第1項所述之圖案化目標材料層之方法，其中該化合物包括氮化鈦(TiN)。
  3. 如申請專利範圍第1項所述之圖案化目標材料層之方法，其中在該蝕刻製程中，該圖案化硬遮罩特徵之一寬度維持固定，該圖案化硬遮罩特徵之一厚度維持固定。
  4. 如申請專利範圍第1項所述之圖案化目標材料層之方法，其中該蝕刻製程係使用包括碳氟化合物(CxFy)、氫氣及氮氣之一蝕刻性氣體來執行，其中氫氣對碳氟化合物的流量比係大於2，且氮氣對氫氣的流量比係大於0.1。
  5. 如申請專利範圍第4項所述之圖案化目標材料層之方法，其中碳氟化合物將該圖案化硬遮罩特徵之外部轉換為氟化鈦 (TiFx)，且氫氣及氮氣將氟化鈦轉換為氮化鈦(TiN)。
  6. 一種圖案化目標材料層之方法，包括：放置具有一目標材料層於其上之一半導體晶圓於一蝕刻腔室，該半導體晶圓具有自一化合物形成之一圖案化硬遮罩特徵形成於該目標材料層上；提供一蝕刻氣體氣流至該蝕刻腔室中；使用該圖案化硬遮罩特徵作為遮罩特徵及經由該蝕刻氣體蝕刻該目標材料層，其中該蝕刻氣體包括：一碳氟化合物反應氣體；氫氣，其中氫氣對碳氟化合物的流量比係介於約2至約20；氮氣，其中氮氣對氫氣的流量比係介於約0.1至約10；及自該蝕刻腔室中移除該半導體晶圓。
  7. 一種圖案化半導體晶圓，包括：一半導體晶圓；一目標材料層，於該半導體晶圓上，包括至少一開口於其中，該至少一開口暴露出該目標材料層下之一表面；及一圖案化硬遮罩特徵，位於該目標材料層之上，該圖案化硬遮罩特徵係形成自一化合物且包括一重組外部，該重組外部於蝕刻製程期間被重組。
  8. 如申請專利範圍第7項所述之圖案化半導體晶圓，其中該化合物包括氮化鈦(TiN)，其中在該蝕刻製程中，該圖案化硬遮罩特徵之一寬度維持固定以及該圖案化硬遮罩特徵之一厚度維持固定。
  9. 如申請專利範圍第7項所述之圖案化半導體晶圓，其中該重 組外部係由氟化鈦與氫氣及氮氣反應所形成，其中氫氣對碳氟化合物的流量比係大於2，且氮氣對氫氣的流量比係大於0.1。
  10. 如申請專利範圍第7項所述之圖案化半導體晶圓，其中該圖案化硬遮罩特徵之厚度係小於約200埃。
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Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9257298B2 (en) * 2014-03-28 2016-02-09 Taiwan Semiconductor Manufacturing Company, Ltd. Systems and methods for in situ maintenance of a thin hardmask during an etch process
US10727045B2 (en) * 2017-09-29 2020-07-28 Taiwan Semiconductor Manufacturing Company, Ltd. Method for manufacturing a semiconductor device
US10566194B2 (en) 2018-05-07 2020-02-18 Lam Research Corporation Selective deposition of etch-stop layer for enhanced patterning

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW200411771A (en) * 2002-07-30 2004-07-01 Sony Corp Method for manufacturing a semiconductor device
TW201316403A (zh) * 2011-09-05 2013-04-16 Spp Technologies Co Ltd 電漿蝕刻方法
TW201409180A (zh) * 2012-06-22 2014-03-01 Ulvac Inc 硬遮罩及硬遮罩之製造方法

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5661115A (en) * 1994-11-08 1997-08-26 Micron Technology, Inc. Method of reducing carbon incorporation into films produced by chemical vapor deposition involving organic precursor compounds
JP2884054B2 (ja) * 1995-11-29 1999-04-19 工業技術院長 微細加工方法
KR100224730B1 (ko) * 1996-12-17 1999-10-15 윤종용 반도체장치의 패턴 형성방법 및 이를 이용한 커패시터 제조방법
US6833325B2 (en) * 2002-10-11 2004-12-21 Lam Research Corporation Method for plasma etching performance enhancement
US7199059B2 (en) * 2004-10-26 2007-04-03 United Microelectronics Corp. Method for removing polymer as etching residue
US7241683B2 (en) * 2005-03-08 2007-07-10 Lam Research Corporation Stabilized photoresist structure for etching process
US7687446B2 (en) * 2006-02-06 2010-03-30 United Microelectronics Corp. Method of removing residue left after plasma process
KR100752674B1 (ko) * 2006-10-17 2007-08-29 삼성전자주식회사 미세 피치의 하드마스크 패턴 형성 방법 및 이를 이용한반도체 소자의 미세 패턴 형성 방법
US7785484B2 (en) * 2007-08-20 2010-08-31 Lam Research Corporation Mask trimming with ARL etch
US8252192B2 (en) * 2009-03-26 2012-08-28 Tokyo Electron Limited Method of pattern etching a dielectric film while removing a mask layer
US8658541B2 (en) * 2010-01-15 2014-02-25 Applied Materials, Inc. Method of controlling trench microloading using plasma pulsing
FR2972563B1 (fr) * 2011-03-07 2013-03-01 Altis Semiconductor Snc Procédé de traitement d'une couche de nitrure de métal oxydée
US8551877B2 (en) * 2012-03-07 2013-10-08 Tokyo Electron Limited Sidewall and chamfer protection during hard mask removal for interconnect patterning
US9263277B2 (en) * 2012-08-30 2016-02-16 Taiwan Semiconductor Manufacturing Company, Ltd. Metal gate structure of a semiconductor device
US20140110857A1 (en) * 2012-10-24 2014-04-24 Globalfoundries Inc. Reduction chemistry for etching
US8975187B2 (en) * 2013-03-15 2015-03-10 Taiwan Semiconductor Manufacturing Company, Ltd. Stress-controlled formation of tin hard mask
US9153455B2 (en) * 2013-06-19 2015-10-06 Micron Technology, Inc. Methods of forming semiconductor device structures, memory cells, and arrays
US9368349B2 (en) * 2014-01-14 2016-06-14 Taiwan Semiconductor Manufacturing Co., Ltd. Cut last self-aligned litho-etch patterning
US9312136B2 (en) * 2014-03-06 2016-04-12 International Business Machines Corporation Replacement metal gate stack for diffusion prevention
US9257298B2 (en) 2014-03-28 2016-02-09 Taiwan Semiconductor Manufacturing Company, Ltd. Systems and methods for in situ maintenance of a thin hardmask during an etch process

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW200411771A (en) * 2002-07-30 2004-07-01 Sony Corp Method for manufacturing a semiconductor device
TW201316403A (zh) * 2011-09-05 2013-04-16 Spp Technologies Co Ltd 電漿蝕刻方法
TW201409180A (zh) * 2012-06-22 2014-03-01 Ulvac Inc 硬遮罩及硬遮罩之製造方法

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US20150279685A1 (en) 2015-10-01
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