TW201349485A - 半導體裝置 - Google Patents

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Fujio Masuoka
Nozomu Harada
Hiroki Nakamura
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Unisantis Elect Singapore Pte
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Abstract

半導體裝置具有：平面狀矽層；第1以及第2柱狀矽層，形成於該平面狀矽層上；第1以及第2閘極絕緣膜，分別形成於第1以及第2柱狀矽層的周圍；第1以及第2閘極電極，分別形成於該第1以及第2閘極絕緣膜的周圍；第1閘極配線，連接於第1以及第2閘極電極；n型擴散層，形成於第1柱狀矽層的上部、第1柱狀矽層的下部與平面狀矽層的上部；p型擴散層，形成於第2柱狀矽層的上部、第2柱狀矽層的下部與平面狀矽層的上部。沿著第1閘極配線延伸的中心線相對於連結第1柱狀矽層的中心與第2柱狀矽層的中心的線，而偏移第1規定量。

Description

半導體裝置
本發明是有關於一種半導體裝置。
半導體積體電路、其中使用金屬氧化物半導體(Metal Oxide Semiconductor，MOS)電晶體(transistor)的積體電路正趨於高積體化的方向。隨著該高積體化，MOS電晶體已微細化至奈米級(nano level)。當此種MOS電晶體的微細化發展時，漏(leak)電流的抑制變得困難，從而會因確保必要電流量的要求而難以使電路的佔有面積減少。為了解決此種問題，提出有環繞閘極電晶體(Surrounding Gate Transistor，以下稱作「SGT」)，其採用下述結構，即：相對於基板而沿垂直方向配置源極(source)、閘極(gate)、汲極(drain)，且閘極電極圍繞柱狀半導體層(例如參照專利文獻1、專利文獻2、專利文獻3)。
而且，提出有下述結構：使用上述SGT來構成互補金屬氧化物半導體(Complementary Metal-Oxide-Semiconductor，CMOS)反相器(inverter)，將n型SGT與p型SGT配置於直線上，使用位於矽(silicon)柱底部的擴散層來作為反相器的輸出端(例如參照專利文獻4)。於該結構中揭示出：於元件形成區域的表 面，形成有與包含雜質的p、n區域歐姆(ohmic)接合的連接區域，該連接區域是於n型SGT與p型SGT的外側，與輸出信號用通孔(via)電性連接。
根據該技術，閘極配線的寬度長於元件形成區域的寬度，因此無法確定連接區域的形成方法。
於該技術中，當連接區域由矽化物(silicide)形成時，必須於進行矽化物化時使用保護膜，並且於閘極配線的周圍形成側牆(side wall)以防止短路。
因此，若欲在位於閘極配線的相向的兩邊周圍的元件形成區域形成矽化物，則必須使元件形成區域的寬度寬於閘極配線的寬度與側牆寬度的2倍長度之和。此時，元件形成區域所佔的面積變大。
而且，提出有使用6個SGT的靜態隨機存取記憶體(Static Random Access Memory，SRAM)(例如參照專利文獻5)。此處，於元件形成區域形成有矽化物，上述元件形成區域使元件形成區域的寬度長於閘極配線的寬度與側牆寬度的2倍長度之和，且該元件形成區域存在於閘極配線的相向的兩邊的周圍。此時，元件形成區域所佔的面積變大。
現有技術文獻 專利文獻
專利文獻1：日本專利特開平2-71556號公報
專利文獻2：日本專利特開平2-188966號公報
專利文獻3：日本專利特開平3-145761號公報
專利文獻4：日本專利特開2008-205168號公報
專利文獻5：國際公開第2009/095998號
本發明的目的在於提供一種半導體裝置，其元件形成區域所佔的面積小，且使用CMOS SGT。
本發明的第1觀點的半導體裝置的特徵在於包括：第1平面狀矽層，形成於基板上；第1以及第2柱狀矽層，形成於上述第1平面狀矽層上；第1閘極絕緣膜，形成於上述第1柱狀矽層的周圍；第1閘極電極，形成於上述第1閘極絕緣膜的周圍；第2閘極絕緣膜，形成於上述第2柱狀矽層的周圍；第2閘極電極，形成於上述第2閘極絕緣膜的周圍；第1閘極配線，連接於上述第1以及上述第2閘極電極；第1第二導電型擴散層，形成於上述第1柱狀矽層的上部；第2第二導電型擴散層，遍及上述第1柱狀矽層的下部與上述平面狀矽層的上部而形成；第1第一導電型擴散層，形成於上述第2柱狀矽層的上部；以及第2第一導電型擴散層，遍及上述第2柱狀矽層的下部與上述平面狀矽層的上部而形成，沿著上述第1閘極配線延伸的中心線相對於連結上述第1柱 狀矽層的中心與上述第2柱狀矽層的中心的線而偏移第1規定量。
較佳的是，上述半導體裝置包括：第1絕緣膜側牆，形成於上述第1閘極配線的側壁；以及矽化物，遍及上述第2第二導電型擴散層上與上述第2第一導電型擴散層上而形成，上述第1規定量大於下述值，該值是自第1絕緣膜側牆的寬度與上述第1閘極配線的寬度的一半長度之和，減去上述第1平面狀矽層的寬度的一半長度所得的值。
較佳的是，上述第1規定量大於下述值，該值是自上述第1平面狀矽層的寬度，減去第1絕緣膜側牆的寬度與上述第1閘極配線的寬度的一半長度之和所得的值。
較佳的是，上述半導體裝置包括：第2絕緣膜側牆，遍及上述第1柱狀矽層的上部側壁與上述第1閘極電極上部而形成；第3絕緣膜側牆，遍及上述第2柱狀矽層的上部側壁與上述第2閘極電極上部而形成；第1絕緣膜側牆，遍及上述第2以及上述第3絕緣膜側牆、上述第1以及上述第2閘極電極與上述第1閘極配線的側壁而形成；以及矽化物，遍及上述第1第二導電型擴散層上與上述第1第一導電型擴散層上而形成。
而且，本發明的第2觀點的半導體裝置的特徵在於包括： 第11平面狀矽層，在包含於基板上設定的行及列的座標的第一行，以沿該行方向延伸的方式而形成；第11柱狀矽層，在上述第11平面狀矽層上，形成於上述座標的第一行第一列；第11閘極絕緣膜，形成於上述第11柱狀矽層的周圍；第11閘極電極，形成於上述第11閘極絕緣膜的周圍；第11第二導電型擴散層，形成於上述第11柱狀矽層的上部；第12第二導電型擴散層，遍及上述第11柱狀矽層的下部與上述第11平面狀矽層的上部而形成；第12柱狀矽層，在上述第11平面狀矽層上，形成於上述座標的第一行第二列；第12閘極絕緣膜，形成於上述第12柱狀矽層的周圍；第12閘極電極，形成於上述第12閘極絕緣膜的周圍；第11第一導電型擴散層，形成於上述第12柱狀矽層的上部；第12第一導電型擴散層，遍及上述第12柱狀矽層的下部與上述第11平面狀矽層的上部而形成；第13柱狀矽層，在上述第11平面狀矽層上，形成於上述座標的第一行第三列；第13閘極絕緣膜，形成於上述第13柱狀矽層的周圍；第13閘極電極，形成於上述第13閘極絕緣膜的周圍；第13第二導電型擴散層，形成於上述第13柱狀矽層的上部；第14第二導電型擴散層，遍及上述第13柱狀矽層的下部與 上述第11平面狀矽層的上部而形成；第11閘極配線，連接於上述第11以及上述第12閘極電極；第21平面狀矽層，形成於在上述基板上設定的座標的第二行；第21柱狀矽層，於上述第21平面狀矽層上，形成於上述座標的第二行第一列；第21閘極絕緣膜，形成於上述第21柱狀矽層的周圍；第21閘極電極，形成於上述第21閘極絕緣膜的周圍；第21第二導電型擴散層，形成於上述第21柱狀矽層的上部；第22第二導電型擴散層，遍及上述第21柱狀矽層的下部與上述第21平面狀矽層的上部而形成；第22柱狀矽層，在上述第21平面狀矽層上，形成於上述座標的第二行第二列；第22閘極絕緣膜，形成於上述第22柱狀矽層的周圍；第22閘極電極，形成於上述第22閘極絕緣膜的周圍；第21第一導電型擴散層，形成於上述第22柱狀矽層的上部；第22第一導電型擴散層，遍及上述第22柱狀矽層的下部與上述第21平面狀矽層的上部而形成；第23柱狀矽層，在上述第21平面狀矽層上，形成於上述座標的第二行第三列；第23閘極絕緣膜，形成於上述第23柱狀矽層的周圍；第23閘極電極，形成於上述第23閘極絕緣膜的周圍；第23第二導電型擴散層，形成於上述第23柱狀矽層的上部； 第24第二導電型擴散層，遍及上述第23柱狀矽層的下部與上述第21平面狀矽層的上部而形成；以及第21閘極配線，連接於上述第22以及上述第23閘極電極，沿著上述第11閘極配線延伸的中心線相對於連結上述第11柱狀矽層的中心與上述第12柱狀矽層的中心的線而在上述座標的第二行中，沿該行方向偏移第11規定量，沿著上述第21閘極配線延伸的中心線相對於連結上述第22柱狀矽層的中心與上述第23柱狀矽層的中心的線而在上述座標的第一行中，沿該行方向偏移第11規定量。
較佳的是，上述半導體裝置包括：第11絕緣膜側牆，形成於上述第11閘極配線的側壁；以及矽化物，遍及上述第12第二導電型擴散層上與上述第12第一導電型擴散層上而形成，上述第11規定量大於下述值，該值是自第11絕緣膜側牆的寬度與上述第11閘極配線的寬度的一半長度之和，減去上述第11平面狀矽層的寬度的一半長度所得的值。
較佳的是，遍及上述第11柱狀矽層與上述第12柱狀矽層之間、及上述第21柱狀矽層與上述第22柱狀矽層之間，而形成有第11接觸部，上述第11閘極配線經由上述第11接觸部而電性連接於上述第21平面狀矽層。
較佳的是，上述第11規定量大於下述值，該值是自上 述第11平面狀矽層的寬度，減去第11絕緣膜側牆的寬度與上述第11閘極配線的寬度的一半長度之和所得的值。
根據本發明，能夠提供一種半導體裝置，其元件形成區域所佔的面積小，且使用CMOS SGT。
101、103、104、106、301‧‧‧n型SGT
102、105、302‧‧‧p型SGT
107‧‧‧第11閘極電極
108‧‧‧第12閘極電極
109‧‧‧第13閘極電極
110‧‧‧第21閘極電極
111‧‧‧第22閘極電極
112‧‧‧第23閘極電極
113‧‧‧第11閘極配線
114、115、306‧‧‧閘極配線
116‧‧‧第21閘極配線
117、118、119、120、234、235、236、237、238、239、240、241、242、243、308、510、511、512、513、514‧‧‧矽化物
121‧‧‧第11平面狀矽層
122‧‧‧第21平面狀矽層
123、125、126、257、258、259、260、261、262、520、521、522、523‧‧‧接觸部
124‧‧‧第11接觸部
127‧‧‧第11絕緣膜側牆
128、129、130‧‧‧絕緣膜側牆
201、501‧‧‧基板
202‧‧‧第12n型擴散層
203‧‧‧第12p型擴散層
204‧‧‧第14n型擴散層
205‧‧‧第22n型擴散層
206‧‧‧第22p型擴散層
207‧‧‧第24n型擴散層
208‧‧‧第11柱狀矽層
209‧‧‧第12柱狀矽層
210‧‧‧第13柱狀矽層
211‧‧‧第21柱狀矽層
212‧‧‧第22柱狀矽層
213‧‧‧第23柱狀矽層
214、508‧‧‧元件分離膜
215‧‧‧第11閘極絕緣膜、第12閘極絕緣膜
216、218、220、222、507‧‧‧金屬膜
217‧‧‧第13閘極絕緣膜
219‧‧‧第21閘極絕緣膜
221‧‧‧第22閘極絕緣膜、第23閘極絕緣膜
223、224、225、226、509‧‧‧多晶矽
227‧‧‧第11n型擴散層
228‧‧‧第11p型擴散層
229‧‧‧第13n型擴散層
230‧‧‧第21n型擴散層
231‧‧‧第21p型擴散層
232‧‧‧第23n型擴散層
244、246、248、250、252、254、516、518‧‧‧氧化膜
245、247、249、251、253、255、517、519‧‧‧氮化膜
256、515‧‧‧層間絕緣膜
303‧‧‧第1閘極電極
304‧‧‧第2閘極電極
305‧‧‧第1閘極配線
307‧‧‧第1絕緣膜側牆
309‧‧‧第1平面狀矽層
502‧‧‧第2n型擴散層
503‧‧‧第2p型擴散層
504‧‧‧第1柱狀矽層
505‧‧‧第2柱狀矽層
506‧‧‧第1閘極絕緣膜、第2閘極絕緣膜
524‧‧‧第1n型擴散層
525‧‧‧第1p型擴散層
圖1的(A)是本發明的實施方式的半導體裝置的平面圖，(B)是(A)的X3-X3'線上的剖面圖，(C)是(A)的Y3-Y3'線上的剖面圖，(D)是(A)的Y4-Y4'線上的剖面圖。
圖2的(A)是本發明的實施方式的半導體裝置的平面圖，(B)是(A)的X1-X1'線上的剖面圖，(C)是(A)的Y1-Y1'線上的剖面圖。
圖3的(A)是本發明的實施方式的半導體裝置的平面圖，(B)是(A)的X2-X2'線上的剖面圖，(C)是(A)的Y2-Y2'線上的剖面圖。
如圖1的(A)、(B)、(C)、(D)所示，本發明的實施方式的半導體裝置具有：第1平面狀矽層309，形成於基板501上；以及第1柱狀矽層504及第2柱狀矽層505，形成於第1平面狀矽層309上。
本實施方式的半導體裝置具有：第1閘極絕緣膜506， 形成於第1柱狀矽層504的周圍；以及第1閘極電極303，形成於第1閘極絕緣膜506的周圍。
本實施方式的半導體裝置具有：第2閘極絕緣膜506，形成於第2柱狀矽層505的周圍；第2閘極電極304，形成於第2閘極絕緣膜506的周圍；第1閘極配線305，連接於第1閘極電極303以及第2閘極電極304；第1n型擴散層524，形成於第1柱狀矽層504的上部；第2n型擴散層502，遍及第1柱狀矽層504的下部與平面狀矽層309的上部而形成；第1p型擴散層525，形成於第2柱狀矽層505的上部；以及第2p型擴散層503，遍及第2柱狀矽層505的下部與平面狀矽層309的上部而形成。
在本實施方式的半導體裝置中，沿著第1閘極配線305延伸的中心線，更詳細而言，沿著第1閘極配線305而沿水平方向延伸、並且通過該第1閘極配線305的寬度方向的中心的中心線，相對於連結第1柱狀矽層504的中心與第2柱狀矽層505的中心的線而偏移第1規定量。
此處，對於閘極絕緣膜506，可使用氧化膜、氮化膜、氮氧化膜、高介電質膜等被用於半導體的絕緣膜來作為材料。
根據本實施方式的半導體裝置，藉由上述特徵，可獲得下述效果。
即，可於平面狀矽層309上形成矽化物308，以將n型SGT的第2n型擴散層502與p型SGT的第2p型擴散層503電性連接，上述平面狀矽層309是存在於第1閘極配線305的第1 邊周圍的元件形成區域。因此，與在存在於閘極配線的相向的第1及第2邊周圍的元件形成區域中形成有矽化物的情況相比，可縮窄作為元件形成區域的平面狀矽層309的寬度。
而且，由於作為元件形成區域的平面狀矽層的寬度短，因此可實現高積體的CMOS SGT反相器。
本實施方式的半導體裝置中，如圖1的(A)、(B)、(C)、(D)所示，第1柱狀矽層504形成n型SGT301，並且第2柱狀矽層505形成p型SGT302。
本實施方式的半導體裝置具有：第1絕緣膜側牆307，形成於第1閘極配線305的側壁上；以及矽化物308，遍及第2n型擴散層502上與第2p型擴散層503上而形成。
而且，第1規定量大於下述值，該值是自第1絕緣膜側牆307的寬度與第1閘極配線305的寬度的一半長度之和，減去第1平面狀矽層309的寬度的一半長度所得的值。
而且，第1規定量大於下述值，該值是自第1平面狀矽層309的寬度的一半長度，減去第1絕緣膜側牆307的寬度與第1閘極配線305的寬度的一半長度之和所得的值。
根據本實施方式的半導體裝置，藉由上述特徵，可在平面狀矽層上形成矽化物，該平面狀矽層是形成於閘極配線的第1邊周圍的元件形成區域。
本實施方式的半導體裝置具有：第1閘極電極303，包含積層結構，該積層結構包含形成於第1閘極絕緣膜506周圍的 金屬膜507以及多晶矽509；以及第2閘極電極304，包含積層結構，該積層結構包含形成於第2閘極絕緣膜506周圍的金屬膜507以及多晶矽509。
此處，閘極既可僅由金屬膜形成，也可由矽化物形成。另外，對於金屬膜，可使用鈦、氮化鈦、鉭、氮化鉭等被用於半導體的金屬。
本實施方式的半導體裝置中，以連接於第1閘極電極303的方式而形成有閘極配線306。
本實施方式的半導體裝置具有：第2絕緣膜側牆，包含遍及第1柱狀矽層504的上部側壁與第1閘極電極303上部而形成的氧化膜516及氮化膜517；第3絕緣膜側牆，包含遍及第2柱狀矽層505的上部側壁與第2閘極電極304上部而形成的氧化膜518及氮化膜519；第1絕緣膜側牆307，遍及第2及第3絕緣膜側牆、第1閘極電極303及第2閘極電極304、第1閘極配線305與閘極配線306的側壁而形成；以及矽化物511、513，遍及第1n型擴散層524上與第1p型擴散層525上而形成。
本實施方式的半導體裝置中，第2閘極電極304的上部是由第3絕緣膜側牆518、519予以覆蓋，側壁是由第1絕緣膜側牆307予以覆蓋。第3絕緣膜側牆518、519的側壁是由第1絕緣膜側牆307予以覆蓋。因此，當於平面狀矽層309上部的擴散層上形成的接觸部523向第2閘極電極304側偏移時，可防止第2閘極電極304與接觸部523彼此短路。
而且，於閘極配線306上形成有矽化物510，於第1閘極配線305上形成有矽化物512。而且，分別於第2p型擴散層503上形成有矽化物514。而且，於矽化物510上形成有接觸部520，於矽化物511上形成有接觸部521，於矽化物513上形成有接觸部522，於矽化物514上形成有接觸部523。
而且，分別於第1平面狀矽層309的周圍形成有元件分離膜508，於n型SGT301、p型SGT302的周圍形成有層間絕緣膜515。
其次，圖2的(A)、(B)、(C)以及圖3的(A)、(B)、(C)表示將本實施方式的半導體裝置適用於SRAM時的結構。
如圖2的(A)、(B)、(C)以及圖3的(A)、(B)、(C)所示，本實施方式的半導體裝置具有：第11平面狀矽層121，在包含於基板201上設定的行及列的座標的第一行，沿行方向延伸；第11柱狀矽層208，在第11平面狀矽層121上，形成於基板201上的座標的第一行第一列；第11閘極絕緣膜215，形成於第11柱狀矽層208的周圍；以及第11閘極電極107，形成於第11閘極絕緣膜215的周圍。
本實施方式的半導體裝置更具有：n型SGT101，包含第11n型擴散層227及第12n型擴散層202，上述第11n型擴散層227形成於第11柱狀矽層208的上部，上述第12n型擴散層202形成於第11柱狀矽層208的下部與第11平面狀矽層121的上部；第12柱狀矽層209，在第11平面狀矽層121上，形成於基板 201上的座標的第一行第二列；第12閘極絕緣膜215，形成於第12柱狀矽層209的周圍；以及第12閘極電極108，形成於第12閘極絕緣膜215的周圍。
本實施方式的半導體裝置更具有：p型SGT102，包含第11p型擴散層228及第12p型擴散層203，上述第11p型擴散層228形成於第12柱狀矽層209的上部，上述第12p型擴散層203形成於第12柱狀矽層209的下部與第11平面狀矽層121的上部；第13柱狀矽層210，在第11平面狀矽層121上，形成於基板201上的座標的第一行第三列；第13閘極絕緣膜217，形成於第13柱狀矽層210的周圍；以及第13閘極電極109，形成於第13閘極絕緣膜217的周圍。
本實施方式的半導體裝置更具有：n型SGT103，包含第13n型擴散層229及第14n型擴散層204，上述第13n型擴散層229形成於第13柱狀矽層210的上部，上述第14n型擴散層204形成於第13柱狀矽層210的下部與第11平面狀矽層121的上部；以及第11閘極配線113，連接於第11閘極電極107及第12閘極電極108。
本實施方式的半導體裝置更具有：第21平面狀矽層122，在基板201上的座標的第二行，沿行方向延伸；第21柱狀矽層211，在第21平面狀矽層122上，形成於基板201上的座標的第二行第一列；第21閘極絕緣膜219，形成於第21柱狀矽層211的周圍；以及第21閘極電極110，形成於第21閘極絕緣膜219 的周圍。
本實施方式的半導體裝置更具有：n型SGT104，包含第21n型擴散層230及第22n型擴散層205，上述第21n型擴散層230形成於第21柱狀矽層211的上部，上述第22n型擴散層205形成於第21柱狀矽層211的下部與第21平面狀矽層122的上部；第22柱狀矽層212，形成於第21平面狀矽層122上的座標的第二行第二列；第22閘極絕緣膜221，形成於第22柱狀矽層212的周圍；以及第22閘極電極111，形成於第22閘極絕緣膜221的周圍。
本實施方式的半導體裝置更具有：p型SGT105，包含第21p型擴散層231及第22p型擴散層206，上述第21p型擴散層231形成於第22柱狀矽層212的上部，上述第22p型擴散層206形成於第22柱狀矽層212的下部與第21平面狀矽層122的上部；第23柱狀矽層213，形成於第21平面狀矽層122上的座標的第二行第三列；第23閘極絕緣膜221，形成於第23柱狀矽層213的周圍；以及第23閘極電極112，形成於第23閘極絕緣膜221的周圍。
本實施方式的半導體裝置更具有：n型SGT106，包含第23n型擴散層232及第24n型擴散層207，上述第23n型擴散層232形成於第23柱狀矽層213的上部，上述第24n型擴散層207形成於第23柱狀矽層213的下部與第21平面狀矽層122的上部；以及第21閘極配線116，連接於第22閘極電極111及第23 閘極電極112。
本實施方式的半導體裝置中，沿著第11閘極配線113延伸的中心線，相對於連結第11柱狀矽層208的中心與第12柱狀矽層209的中心的線，而向基板201上的座標的第二行方向偏移第11規定量。
而且，本實施方式的半導體裝置中，沿著第21閘極配線116延伸的中心線，相對於連結第22柱狀矽層212的中心與第23柱狀矽層213的中心的線，而向基板201上的座標的第一行方向偏移第11規定量。
本實施方式的半導體裝置更具有：第11絕緣膜側牆127，形成於第11閘極配線113的側壁上；以及矽化物117，形成於第12n型擴散層202上與第12p型擴散層203上。並且，第11規定量大於下述值，該值是自第11絕緣膜側牆127的寬度與第11閘極配線113的寬度的一半長度之和，減去第11平面狀矽層121的寬度的一半長度所得的值。
本實施方式中，於第11柱狀矽層208與第12柱狀矽層209之間、以及第21柱狀矽層211與第22柱狀矽層212之間，形成有第11接觸部124。第11接觸部124將第11閘極配線113與第21平面狀矽層122電性連接。
而且，本實施方式中，第11規定量大於下述值，該值是自第11平面狀矽層121的寬度的一半長度，減去第11絕緣膜側牆127的寬度與第11閘極配線113的寬度的一半長度之和所得 的值。
本實施方式中，藉由於第11平面狀矽層121上形成矽化物，從而可將n型SGT101的第12n型擴散層202與p型SGT102的第12p型擴散層203電性連接，上述第11平面狀矽層121是存在於第11閘極配線113的第1邊周圍的元件形成區域。
本實施方式中，第11平面狀矽層121呈由第11閘極配線113與第11絕緣膜側牆127予以覆蓋的結構，上述第11平面狀矽層121是存在於第11閘極配線113的第2邊周圍的元件形成區域。
因此，根據本實施方式，當於第11柱狀矽層208與第12柱狀矽層209之間、以及第21柱狀矽層211與第22柱狀矽層212之間形成第11接觸部124時，可藉由第11接觸部124來電性連接第11閘極配線113與第21平面狀矽層122，另一方面，可使第11接觸部124與第11平面狀矽層121彼此絕緣。
根據本實施方式，可藉由第11接觸部124來電性連接SRAM的反相器的輸出入端。其結果，可提供高積體的SRAM。
本實施方式中，對於閘極絕緣膜221，可使用氧化膜、氮化膜、氮氧化膜、高介電質膜等被用於半導體的絕緣膜。
本實施方式的半導體裝置更具有：第11閘極電極107，包含形成於第11閘極絕緣膜215周圍的金屬膜216以及多晶矽223的積層結構；第12閘極電極108，包含形成於第12閘極絕緣膜215周圍的金屬膜216以及多晶矽223的積層結構；以及 第13閘極電極109，包含形成於第13閘極絕緣膜217周圍的金屬膜218以及多晶矽224的積層結構。此處，閘極亦可僅由金屬膜構成。而且，對於閘極，亦可使用矽化物來作為材料。而且，對於金屬膜，可使用鈦、氮化鈦、鉭、氮化鉭等被用於半導體的金屬。
以連接於第13閘極電極109的方式而形成有閘極配線114。
本實施方式的半導體裝置更具有：絕緣膜側牆，包含遍及第11柱狀矽層208的上部側壁與第11閘極電極107上部而形成的氧化膜244與氮化膜245；絕緣膜側牆，包含遍及第12柱狀矽層209的上部側壁與第12閘極電極108上部而形成的氧化膜246與氮化膜247；絕緣膜側牆，包含遍及第13柱狀矽層210的上部側壁與第13閘極電極109上部而形成的氧化膜248與氮化膜249；以及矽化物234、236、237，遍及第11n型擴散層227上、第11p型擴散層228上與第13n型擴散層229上而形成。
遍及第12p型擴散層203上與第14n型擴散層204上而形成有矽化物118，且於第11閘極配線113上形成有矽化物235。於閘極配線114上形成有矽化物238。
於閘極配線114的側壁形成有絕緣膜側牆128。
分別於矽化物234上形成有接觸部257，於矽化物236上形成有接觸部258，於矽化物237上形成有接觸部259。
本實施方式的半導體裝置還具有：第21閘極電極 110，包含形成於第21閘極絕緣膜219周圍的金屬膜220以及多晶矽225的積層結構；第22閘極電極111，包含積層結構，該積層結構包含形成於第22閘極絕緣膜221周圍的金屬膜222以及多晶矽226；以及第23閘極電極112，包含積層結構，該積層結構包含形成於第23閘極絕緣膜221周圍的金屬膜222以及多晶矽226。
此處，閘極亦可僅包含金屬膜。而且，對於閘極，亦可使用矽化物。進而，對於金屬膜，可使用鈦、氮化鈦、鉭、氮化鉭等被用於半導體的金屬。
而且，本實施方式中，以連接於第21閘極電極110的方式而形成有閘極配線115。
本實施方式的半導體裝置更具有：絕緣膜側牆，包含遍及第21柱狀矽層211的上部側壁與第21閘極電極110上部而形成的氧化膜250與氮化膜251；絕緣膜側牆，包含遍及第22柱狀矽層212的上部側壁與第22閘極電極111上部而形成的氧化膜252與氮化膜253；絕緣膜側牆，包含遍及第23柱狀矽層213的上部側壁與第23閘極電極112上部而形成的氧化膜254與氮化膜255；以及矽化物240、241、243，遍及第21n型擴散層230上、第21p型擴散層231上與第23n型擴散層232上而形成。
本實施方式中，遍及第22n型擴散層205上與第22p型擴散層206上而形成有矽化物119，且於第21閘極配線116上形成有矽化物242。於閘極配線115上形成有矽化物239。
遍及第22p型擴散層206上與第24n型擴散層207上而形成有矽化物120。
於閘極配線115的側壁形成有絕緣膜側牆129。於第21閘極配線116的側壁形成有絕緣膜側牆130。
分別於矽化物240上形成有接觸部260，於矽化物241上形成有接觸部261，於矽化物243上形成有接觸部262。
分別於矽化物239上形成有接觸部123，於矽化物235、119上形成有第11接觸部124，於矽化物118、242上形成有接觸部125，於矽化物238上形成有接觸部126。
於第11平面狀矽層121與第21平面狀矽層122的周圍，形成有元件分離膜214。而且，於n型SGT101、103、104、106與p型SGT102、104的周圍，形成有層間絕緣膜256。
根據本實施方式，藉由以上結構，可藉由第11接觸部124來電性連接SRAM的反相器的輸出入端，因此可提供高積體的SRAM。
於以下說明的本發明的實施方式中，沿著第1閘極配線延伸的中心線相對於連結第1柱狀矽層的中心與第2柱狀矽層的中心的線，而偏移第1規定量。
藉此，可於平面狀矽層上形成矽化物，從而將n型SGT的第2n型擴散層與p型SGT的第2p型擴散層電性連接，上述平面狀矽層是形成於閘極配線的第1邊側周圍的元件形成區域。因此，與在存在於閘極配線的相向的兩邊周圍的元件形成區域中 形成有矽化物時相比，可縮短作為元件形成區域的平面狀矽層的寬度。而且，由於作為元件形成區域的平面狀矽層的寬度短，因此可實現高積體的CMOS SGT反相器。
根據本發明的實施方式，半導體裝置具有：第1絕緣膜側牆，形成於第1閘極配線的側壁；以及矽化物，遍及第2n型擴散層上與第2p型擴散層上而形成。進而，第1規定量大於下述值，該值是自第1絕緣膜側牆的寬度與第1閘極配線的寬度的一半長度之和，減去第1平面狀矽層的寬度的一半長度所得的值。藉此，可於平面狀矽層上形成矽化物，上述平面狀矽層是存在於閘極配線的第1邊周圍的元件形成區域。
根據本發明的實施方式，第2閘極電極的上部是由第3絕緣膜側牆予以覆蓋，側壁是由第1絕緣膜側牆予以覆蓋。第3絕緣膜側牆的側壁是由第1絕緣膜側牆予以覆蓋。因此，當於平面狀矽層上部的擴散層上形成的接觸部向第2閘極電極側偏移(相對位置發生偏離(shift))時，可防止第2閘極電極與接觸部彼此短路。
根據本發明的實施方式，可提供作為元件形成區域的平面狀矽層的寬度短的CMOS SGT的結構。藉此，可提供高積體的SRAM。
根據本發明的實施方式，可於第11平面狀矽層上形成矽化物，從而將n型SGT的第12n型擴散層與p型SGT的第12p型擴散層電性連接，上述第11平面狀矽層是存在於第11閘極配 線的第1邊周圍的元件形成區域。而且，第11平面狀矽層是由第11閘極配線與第11絕緣膜側牆予以覆蓋，上述第11平面狀矽層是存在於第11閘極配線的第2邊周圍的元件形成區域。因此，藉由於第11柱狀矽層與第12柱狀矽層之間、以及第21柱狀矽層與第22柱狀矽層之間形成第11接觸部，從而第11接觸部可電性連接第11閘極配線與第21平面狀矽層，另一方面，可使第11接觸部與第11平面狀矽層絕緣。
根據本發明的實施方式，可藉由第11接觸部來電性連接SRAM的反相器的輸出入端。藉此，提供高積體的SRAM。
再者，本發明並不脫離其廣義的精神與範圍，可採用各種實施方式以及變形。而且，上述實施方式是用於說明本發明的一實施例，並不限定本發明的範圍。
例如，於上述實施方式中，將p型(包含p+型)與n型(包含n+型)設為彼此相反的導電型的半導體裝置的製造方法、以及藉由該製造方法而獲得的半導體裝置當然亦包含在本發明的技術範圍內。
301‧‧‧n型SGT
302‧‧‧p型SGT
303‧‧‧第1閘極電極
304‧‧‧第2閘極電極
305‧‧‧第1閘極配線
306‧‧‧閘極配線
307‧‧‧第1絕緣膜側牆
308、510、511、512、513、514‧‧‧矽化物
309‧‧‧第1平面狀矽層
501‧‧‧基板
502‧‧‧第2n型擴散層
503‧‧‧第2p型擴散層
504‧‧‧第1柱狀矽層
505‧‧‧第2柱狀矽層
506‧‧‧第1閘極絕緣膜、第2閘極絕緣膜
507‧‧‧金屬膜
508‧‧‧元件分離膜
509‧‧‧多晶矽
515‧‧‧層間絕緣膜
516、518‧‧‧氧化膜
517、519‧‧‧氮化膜
520、521、522、523‧‧‧接觸部
524‧‧‧第1n型擴散層
525‧‧‧第1p型擴散層

Claims (8)

  1. 一種半導體裝置，其特徵在於包括：第1平面狀矽層，形成於基板上；第1以及第2柱狀矽層，形成於上述第1平面狀矽層上；第1閘極絕緣膜，形成於上述第1柱狀矽層的周圍；第1閘極電極，形成於上述第1閘極絕緣膜的周圍；第2閘極絕緣膜，形成於上述第2柱狀矽層的周圍；第2閘極電極，形成於上述第2閘極絕緣膜的周圍；第1閘極配線，連接於上述第1以及上述第2閘極電極；第1第二導電型擴散層，形成於上述第1柱狀矽層的上部；第2第二導電型擴散層，遍及上述第1柱狀矽層的下部與上述第1平面狀矽層的上部而形成；第1第一導電型擴散層，形成於上述第2柱狀矽層的上部；以及第2第一導電型擴散層，遍及上述第2柱狀矽層的下部與上述第1平面狀矽層的上部而形成，沿著上述第1閘極配線延伸的中心線相對於連結上述第1柱狀矽層的中心與上述第2柱狀矽層的中心的線而偏移第1規定量。
  2. 如申請專利範圍第1項所述之半導體裝置，其包括：第1絕緣膜側牆，形成於上述第1閘極配線的側壁；以及矽化物，遍及上述第2第二導電型擴散層上與上述第2第一導電型擴散層上而形成， 上述第1規定量大於下述值，該值是自第1絕緣膜側牆的寬度與上述第1閘極配線的寬度的一半長度之和，減去上述第1平面狀矽層的寬度的一半長度所得的值。
  3. 如申請專利範圍第1項所述之半導體裝置，其中上述第1規定量大於下述值，該值是自上述第1平面狀矽層的寬度的一半長度，減去第1絕緣膜側牆的寬度與上述第1閘極配線的寬度的一半長度之和所得的值。
  4. 如申請專利範圍第2項所述之半導體裝置，其包括：第2絕緣膜側牆，遍及上述第1柱狀矽層的上部側壁與上述第1閘極電極上部而形成；第3絕緣膜側牆，遍及上述第2柱狀矽層的上部側壁與上述第2閘極電極上部而形成；第1絕緣膜側牆，遍及上述第2以及上述第3絕緣膜側牆、上述第1以及上述第2閘極電極與上述第1閘極配線的側壁而形成；以及矽化物，遍及上述第1第二導電型擴散層上與上述第1第一導電型擴散層上而形成。
  5. 一種半導體裝置，其特徵在於包括：第11平面狀矽層，在包含於基板上設定的行及列的座標的第一行，以沿該行方向延伸的方式而形成；第11柱狀矽層，在上述第11平面狀矽層上，形成於上述座標的第一行第一列； 第11閘極絕緣膜，形成於上述第11柱狀矽層的周圍；第11閘極電極，形成於上述第11閘極絕緣膜的周圍；第11第二導電型擴散層，形成於上述第11柱狀矽層的上部；第12第二導電型擴散層，遍及上述第11柱狀矽層的下部與上述第11平面狀矽層的上部而形成；第12柱狀矽層，在上述第11平面狀矽層上，形成於上述座標的第一行第二列；第12閘極絕緣膜，形成於上述第12柱狀矽層的周圍；第12閘極電極，形成於上述第12閘極絕緣膜的周圍；第11第一導電型擴散層，形成於上述第12柱狀矽層的上部；第12第一導電型擴散層，遍及上述第12柱狀矽層的下部與上述第11平面狀矽層的上部而形成；第13柱狀矽層，在上述第11平面狀矽層上，形成於上述座標的第一行第三列；第13閘極絕緣膜，形成於上述第13柱狀矽層的周圍；第13閘極電極，形成於上述第13閘極絕緣膜的周圍；第13第二導電型擴散層，形成於上述第13柱狀矽層的上部；第14第二導電型擴散層，遍及上述第13柱狀矽層的下部與上述第11平面狀矽層的上部而形成；第11閘極配線，連接於上述第11以及上述第12閘極電極；第21平面狀矽層，形成於在上述基板上設定的座標的第二行； 第21柱狀矽層，於上述第21平面狀矽層上，形成於上述座標的第二行第一列；第21閘極絕緣膜，形成於上述第21柱狀矽層的周圍；第21閘極電極，形成於上述第21閘極絕緣膜的周圍；第21第二導電型擴散層，形成於上述第21柱狀矽層的上部；第22第二導電型擴散層，遍及上述第21柱狀矽層的下部與上述第21平面狀矽層的上部而形成；第22柱狀矽層，在上述第21平面狀矽層上，形成於上述座標的第二行第二列；第22閘極絕緣膜，形成於上述第22柱狀矽層的周圍；第22閘極電極，形成於上述第22閘極絕緣膜的周圍；第21第一導電型擴散層，形成於上述第22柱狀矽層的上部；第22第一導電型擴散層，遍及上述第22柱狀矽層的下部與上述第21平面狀矽層的上部而形成；第23柱狀矽層，在上述第21平面狀矽層上，形成於上述座標的第二行第三列；第23閘極絕緣膜，形成於上述第23柱狀矽層的周圍；第23閘極電極，形成於上述第23閘極絕緣膜的周圍；第23第二導電型擴散層，形成於上述第23柱狀矽層的上部；第24第二導電型擴散層，遍及上述第23柱狀矽層的下部與上述第21平面狀矽層的上部而形成；以及第21閘極配線，連接於上述第22以及上述第23閘極電極， 沿著上述第11閘極配線延伸的中心線相對於連結上述第11柱狀矽層的中心與上述第12柱狀矽層的中心的線而在上述座標的第二行中，沿該行方向偏移第11規定量，沿著上述第21閘極配線延伸的中心線相對於連結上述第22柱狀矽層的中心與上述第23柱狀矽層的中心的線而在上述座標的第一行中，沿該行方向偏移第11規定量。
  6. 如申請專利範圍第5項所述的半導體裝置，其包括：第11絕緣膜側牆，形成於上述第11閘極配線的側壁；以及矽化物，遍及上述第12第二導電型擴散層上與上述第12第一導電型擴散層上而形成，上述第11規定量大於下述值，該值是自第11絕緣膜側牆的寬度與上述第11閘極配線的寬度的一半長度之和，減去上述第11平面狀矽層的寬度的一半長度所得的值。
  7. 如申請專利範圍第6項所述的半導體裝置，其中遍及上述第11柱狀矽層與上述第12柱狀矽層之間、及上述第21柱狀矽層與上述第22柱狀矽層之間，而形成有第11接觸部，上述第11閘極配線經由上述第11接觸部而電性連接於上述第21平面狀矽層。
  8. 如申請專利範圍第5項所述的半導體裝置，其中上述第11規定量大於下述值，該值是自上述第11平面狀矽層的寬度的一半長度，減去第11絕緣膜側牆的寬度與上述第11閘極配線的寬度的一半長度之和所得的值。
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