JP6122556B2 - 半導体装置 - Google Patents

半導体装置 Download PDF

Info

Publication number
JP6122556B2
JP6122556B2 JP2016542786A JP2016542786A JP6122556B2 JP 6122556 B2 JP6122556 B2 JP 6122556B2 JP 2016542786 A JP2016542786 A JP 2016542786A JP 2016542786 A JP2016542786 A JP 2016542786A JP 6122556 B2 JP6122556 B2 JP 6122556B2
Authority
JP
Japan
Prior art keywords
gate
semiconductor layer
conductivity type
insulating film
body region
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2016542786A
Other languages
English (en)
Other versions
JPWO2016139755A1 (ja
Inventor
舛岡　富士雄
富士雄 舛岡
広記 中村
広記 中村
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Unisantis Electronics Singapore Pte Ltd
Original Assignee
Unisantis Electronics Singapore Pte Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Unisantis Electronics Singapore Pte Ltd filed Critical Unisantis Electronics Singapore Pte Ltd
Application granted granted Critical
Publication of JP6122556B2 publication Critical patent/JP6122556B2/ja
Publication of JPWO2016139755A1 publication Critical patent/JPWO2016139755A1/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823885—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of vertical transistor structures, i.e. with channel vertical to the substrate surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H01L23/5286—Arrangements of power or ground buses
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42384—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor
    • H01L29/42392—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor fully surrounding the channel, e.g. gate-all-around
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/45—Ohmic electrodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/4908—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET for thin film semiconductor, e.g. gate of TFT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78642—Vertical transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823487—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of vertical transistor structures, i.e. with channel vertical to the substrate surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0207—Geometrical layout of the components, e.g. computer aided design; custom LSI, semi-custom LSI, standard cell technique
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Geometry (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Thin Film Transistor (AREA)

Description

本発明は半導体装置に関する。
半導体集積回路、特にＭＯＳトランジスタを用いた集積回路は、高集積化の一途を辿っている。この高集積化に伴って、その中で用いられているＭＯＳトランジスタはナノ領域まで微細化が進んでいる。このようなＭＯＳトランジスタの微細化が進むと、リーク電流の抑制が困難であり、必要な電流量確保の要請から回路の占有面積をなかなか小さくできない、といった問題があった。このような問題を解決するために、基板に対してソース、ゲート、ドレインが垂直方向に配置され、ゲート電極が柱状半導体層を取り囲む構造のSurrounding Gate Transistor（以下、「ＳＧＴ」という。）が提案されている（例えば、特許文献１、特許文献２、特許文献３を参照）。
従来のＳＧＴを用いたインバータでは、一本のシリコン柱に一個のトランジスタが形成され、１本のシリコン柱からなるｎＭＯＳトランジスタと１本のシリコン柱からなるｐＭＯＳトランジスタが平面上に形成されている（例えば特許文献４を参照）。少なくとも２本のシリコン柱が平面上に形成されているため、少なくとも２本のシリコン柱分の面積が必要となる。
従来の不揮発性メモリにおいて、一本のシリコン柱に複数のゲートが形成されている（例えば特許文献５を参照）。シリコン柱の側壁にゲート絶縁膜が形成され、シリコン柱の上部端と下部端でソース線、ビット線が接続されている。
特開平２−７１５５６号公報 特開平２−１８８９６６号公報 特開平３−１４５７６１号公報 特開２００８−３００５５８号公報 特開２０１４−５７０６８号公報
そこで、トランジスタを積層する高集積な半導体装置を提供することを目的とする。
本発明の半導体装置は、半導体基板上に形成された第１の第１導電型半導体層と、前記半導体層上に形成された第１の柱状半導体層であって、第２の第１導電型半導体層と第１のボディ領域と第３の第１導電型半導体層と第４の第１導電型半導体層と第２のボディ領域と第５の第１導電型半導体層と第１の第２導電型半導体層と第３のボディ領域と第２の第２導電型半導体層とが基板側からこの順に形成された前記第１の柱状半導体層と、前記第１のボディ領域の周囲に形成された第１のゲート絶縁膜と、前記第１のゲート絶縁膜の周囲に形成された第１のゲートと、前記第２のボディ領域の周囲に形成された第２のゲート絶縁膜と、前記第２のゲート絶縁膜の周囲に形成された第２のゲートと、前記第３のボディ領域の周囲に形成された第３のゲート絶縁膜と、前記第３のゲート絶縁膜の周囲に形成された第３のゲートと、 前記５の第１導電型半導体層と前記第１の第２導電型半導体層とを接続する第１の出力端子と、前記第１の出力端子上に形成された第２の柱状半導体層であって、第３の第２導電型半導体層と第４のボディ領域と第４の第２導電型半導体層とが基板側からこの順に形成された前記第２の柱状半導体層と、前記第４のボディ領域の周囲に形成された第４のゲート絶縁膜と、前記第４のゲート絶縁膜の周囲に形成された第４のゲートと、前記第１の出力端子は前記第３の第２導電型半導体層に接続されるのであって、前記第１のゲートと前記第４のゲートとは接続され、前記第２のゲートと前記第３のゲートとは接続されることを特徴とする。
また、前記第２のゲートと前記第３のゲートとを接続する第１のコンタクトを有することを特徴とする。
また、前記第１導電型はｎ型であり、前記第２導電型はｐ型であることを特徴とする。
また、前記第１の出力端子は金属からなることを特徴とする。
また、前記第１の出力端子は半導体からなることを特徴とする。
また、前記第１のゲートと前記第２のゲートと前記第３のゲートと前記第４のゲートとは金属からなることを特徴とする。
また、前記第２の第２導電型半導体層と前記第４の第２導電型半導体層に接続された第１の電源供給線と、を有することを特徴とする。
また、前記第１の柱状半導体層は、１行１列目に配置され、前記第２の柱状半導体層は、１行２列目に配置されることを特徴とする。
また、本発明の半導体装置は、半導体基板上に形成された第５の第２導電型半導体層と、前記半導体層上に形成された第３の柱状半導体層であって、第６の第２導電型半導体層と第５のボディ領域と第７の第２導電型半導体層と第６の第１導電型半導体層と第６のボディ領域と第７の第１導電型半導体層と第８の第１導電型半導体層と第７のボディ領域と第９の第１導電型半導体層とが基板側からこの順に形成された前記第３の柱状半導体層と、前記第５のボディ領域の周囲に形成された第５のゲート絶縁膜と、前記第５のゲート絶縁膜の周囲に形成された第５のゲートと、前記第６のボディ領域の周囲に形成された第６のゲート絶縁膜と、 前記第６のゲート絶縁膜の周囲に形成された第６のゲートと、前記第７のボディ領域の周囲に形成された第７のゲート絶縁膜と、前記第７のゲート絶縁膜の周囲に形成された第７のゲートと、前記第７の第２導電型半導体層と前記第６の第１導電型半導体層とを接続する第２の出力端子と、前記半導体基板上に形成された第４の柱状半導体層であって、第８の第２導電型半導体層と第８のボディ領域と第９の第２導電型半導体層とが基板側からこの順に形成された前記第４の柱状半導体層と、前記第８のボディ領域の周囲に形成された第８のゲート絶縁膜と、前記第８のゲート絶縁膜の周囲に形成された第８のゲートと、前記第２の出力端子は前記第９の第２導電型半導体層に接続されるのであって、前記第５のゲートと前記第６のゲートとは接続され、前記第７のゲートと前記第８のゲートとは接続されることを特徴とする。
また、前記第５のゲートと前記第６のゲートとを接続する第２のコンタクトを有することを特徴とする。
また、前記第１導電型はｎ型であり、前記第２導電型はｐ型であることを特徴とする。
また、前記第２の出力端子は金属からなることを特徴とする。
また、前記第２の出力端子は半導体からなることを特徴とする。
また、前記第５のゲートと前記第６のゲートと前記第７のゲートと前記第８のゲートとは金属からなることを特徴とする。
また、前記第９の第１導電型半導体層に接続された第１の接地線と、を有することを特徴とする。
また、前記第３の柱状半導体層は、１行１列目に配置され、前記第４の柱状半導体層は、１行２列目に配置されることを特徴とする。
本発明によれば、トランジスタを積層する高集積な半導体装置を提供することができる。
また、半導体基板上に形成された第１の第１導電型半導体層と、前記半導体層上に形成された第１の柱状半導体層であって、第２の第１導電型半導体層と第１のボディ領域と第３の第１導電型半導体層と第４の第１導電型半導体層と第２のボディ領域と第５の第１導電型半導体層と第１の第２導電型半導体層と第３のボディ領域と第２の第２導電型半導体層とが基板側からこの順に形成された前記第１の柱状半導体層と、前記第１のボディ領域の周囲に形成された第１のゲート絶縁膜と、前記第１のゲート絶縁膜の周囲に形成された第１のゲートと、前記第２のボディ領域の周囲に形成された第２のゲート絶縁膜と、前記第２のゲート絶縁膜の周囲に形成された第２のゲートと、前記第３のボディ領域の周囲に形成された第３のゲート絶縁膜と、前記第３のゲート絶縁膜の周囲に形成された第３のゲートと、 前記５の第１導電型半導体層と前記第１の第２導電型半導体層とを接続する第１の出力端子と、前記第１の出力端子上に形成された第２の柱状半導体層であって、第３の第２導電型半導体層と第４のボディ領域と第４の第２導電型半導体層とが基板側からこの順に形成された前記第２の柱状半導体層と、前記第４のボディ領域の周囲に形成された第４のゲート絶縁膜と、前記第４のゲート絶縁膜の周囲に形成された第４のゲートと、前記第１の出力端子は前記第３の第２導電型半導体層に接続されるのであって、前記第１のゲートと前記第４のゲートとは接続され、前記第２のゲートと前記第３のゲートとは接続されることを特徴とすることにより、トランジスタが積層されるため、高集積な半導体装置を提供することができる。特に、ＮＡＮＤゲートであるため、ｎＭＯＳの層において、ＳＧＴを縦に積層することができる。また、ｎＭＯＳの層とｐＭＯＳの層とが異なる層であるため、製作時に不純物導入を打ち分けるためのリソグラフィ工程を減らすことができる。
また、半導体基板上に形成された第５の第２導電型半導体層と、前記半導体層上に形成された第３の柱状半導体層であって、第６の第２導電型半導体層と第５のボディ領域と第７の第２導電型半導体層と第６の第１導電型半導体層と第６のボディ領域と第７の第１導電型半導体層と第８の第１導電型半導体層と第７のボディ領域と第９の第１導電型半導体層とが基板側からこの順に形成された前記第３の柱状半導体層と、前記第５のボディ領域の周囲に形成された第５のゲート絶縁膜と、前記第５のゲート絶縁膜の周囲に形成された第５のゲートと、前記第６のボディ領域の周囲に形成された第６のゲート絶縁膜と、 前記第６のゲート絶縁膜の周囲に形成された第６のゲートと、前記第７のボディ領域の周囲に形成された第７のゲート絶縁膜と、前記第７のゲート絶縁膜の周囲に形成された第７のゲートと、前記第７の第２導電型半導体層と前記第６の第１導電型半導体層とを接続する第２の出力端子と、前記半導体基板上に形成された第４の柱状半導体層であって、第８の第２導電型半導体層と第８のボディ領域と第９の第２導電型半導体層とが基板側からこの順に形成された前記第４の柱状半導体層と、前記第８のボディ領域の周囲に形成された第８のゲート絶縁膜と、前記第８のゲート絶縁膜の周囲に形成された第８のゲートと、前記第２の出力端子は前記第９の第２導電型半導体層に接続されるのであって、前記第５のゲートと前記第６のゲートとは接続され、前記第７のゲートと前記第８のゲートとは接続されることを特徴とすることにより、第３の柱状半導体層と第４の柱状半導体層双方を半導体基板上に形成することができるため、第３の柱状半導体層と第４の柱状半導体層共に基板を加工することにより得られる単結晶半導体を用いることができる。特に、ＮＡＮＤゲートであるため、ｎＭＯＳの層において、ＳＧＴを縦に積層することができる。また、ｎＭＯＳの層とｐＭＯＳの層とが異なる層であるため、製作時に不純物導入を打ち分けるためのリソグラフィ工程を減らすことができる。
（Ａ）は本発明に係る半導体装置の平面図である。（Ｂ）は（Ａ）のＸ１−Ｘ１’線での断面図である。（Ｃ）は（Ａ）のＹ１−Ｙ１’線での断面図である。（Ｄ）は（Ａ）のＹ２−Ｙ２’線での断面図である。 （Ａ）は本発明に係る半導体装置の平面図である。（Ｂ）は（Ａ）のＸ１−Ｘ１’線での断面図である。（Ｃ）は（Ａ）のＹ１−Ｙ１’線での断面図である。（Ｄ）は（Ａ）のＹ２−Ｙ２’線での断面図である。
以下に、本発明の実施形態について説明する。本発明の実施形態に係る半導体装置の構造を図１に示す。本実施例では、半導体をシリコンとしたが、シリコン以外の半導体としてもよい。
シリコン基板１０１上に形成された第１の第１導電型シリコン層１０２と、前記シリコン層１０１上に形成された第１の柱状シリコン層１３３であって、第２の第１導電型シリコン層１０３と第１のボディ領域１０４と第３の第１導電型シリコン層１０５と第４の第１導電型シリコン層１０８と第２のボディ領域１０９と第５の第１導電型シリコン層１１０と第１の第２導電型シリコン層１１３と第３のボディ領域１１４と第２の第２導電型シリコン層１１５とが基板側からこの順に形成された前記第１の柱状シリコン層１３３と、前記第１のボディ領域１０４の周囲に形成された第１のゲート絶縁膜１０６と、前記第１のゲート絶縁膜１０６の周囲に形成された第１のゲート１０７と、 前記第２のボディ領域１０９の周囲に形成された第２のゲート絶縁膜１１１と、前記第２のゲート絶縁膜１１１の周囲に形成された第２のゲート１１２と、前記第３のボディ領域１１４の周囲に形成された第３のゲート絶縁膜１１６と、前記第３のゲート絶縁膜１１６の周囲に形成された第３のゲート１１７と、前記５の第１導電型シリコン層１１０と前記第１の第２導電型シリコン層１１３とを接続する第１の出力端子１２３と、前記第１の出力端子１２３上に形成された第２の柱状シリコン層１３４であって、第３の第２導電型シリコン層１１８と第４のボディ領域１１９と第４の第２導電型シリコン層１２０とが基板側からこの順に形成された前記第２の柱状シリコン層１３４と、前記第４のボディ領域１１９の周囲に形成された第４のゲート絶縁膜１２１と、前記第４のゲート絶縁膜１２１の周囲に形成された第４のゲート１２２と、前記第１の出力端子１２３は前記第３の第２導電型シリコン層１１８に接続されるのであって、前記第１のゲート１０７と前記第４のゲート１２２とは接続され、前記第２のゲート１１２と前記第３のゲート１１７とは接続されることを特徴とする。
前記第２のゲート１１２と前記第３のゲート１１７とを接続する第１のコンタクト１２４を有することが好ましい。本第１のコンタクトにより、第２のゲート１１２と第３のゲート１１７とを縦方向で接続することができるため、第２のゲート１１２と第３のゲート１１７とに別々にコンタクトを形成したときと比べて面積を縮小することができる。
また、前記第１導電型はｎ型であり、前記第２導電型はｐ型であることを特徴とする。
また、前記第１の出力端子１２３は金属からなることが好ましい。
また、前記第１の出力端子１２３はシリコンであってもよい。前記第１の出力端子１２３をシリコンとしたとき、出力端子をシリサイド化してもよい。
また、前記第１のゲート１０７と前記第２のゲート１１２と前記第３のゲート１１７と前記第４のゲート１２２とは金属からなることが好ましい。また、金属は、窒化チタン、窒化アルミチタンが好ましい。タングステンを用いてもよい。また、第１のゲート絶縁膜１０６、第２のゲート絶縁膜１１１、第３のゲート絶縁膜１１６、第４のゲート絶縁膜１２１は、酸化膜、窒化膜、酸窒化膜、高誘電体膜であることが好ましい。
また、前記第２の第２導電型シリコン層１１５と前記第４の第２導電型シリコン層１２０に接続された第１の電源供給線１２９と、を有することを特徴とする。
また、第１のコンタクト１２４には、入力の金属配線１２８が接続される。また、第１のゲート１０７は、コンタクト１２５、金属配線１３０、コンタクト１２７を介して第４のゲート１２２に接続されている。また、第１の出力配線は、コンタクト１２６を介して出力の金属配線１３１に接続されている。
また、前記第１の柱状シリコン層１３３は、１行１列目に配置され、前記第２の柱状シリコン層１３４は、１行２列目に配置されることを特徴とする。この配置により、第１のコンタクト１２４及びコンタクト１２５、１２６、１２７を４角形の頂点に配置することできる。
また、素子の周囲には絶縁膜１３２が形成される。
また、本発明の異なる実施形態について説明する。本発明の実施形態に係る半導体装置の構造を図２に示す。本実施例では、半導体をシリコンとしたが、シリコン以外の半導体としてもよい。
シリコン基板２０１上に形成された第５の第２導電型シリコン層２０２と、前記シリコン層２０１上に形成された第３の柱状シリコン層２３３であって、第６の第２導電型シリコン層２０３と第５のボディ領域２０４と第７の第２導電型シリコン層２０５と第６の第１導電型シリコン層２０８と第６のボディ領域２０９と第７の第１導電型シリコン層２１０と第８の第１導電型シリコン層２１３と第７のボディ領域２１４と第９の第１導電型シリコン層２１５とが基板側からこの順に形成された前記第３の柱状シリコン層２３３と、前記第５のボディ領域２０４の周囲に形成された第５のゲート絶縁膜２０６と、前記第５のゲート絶縁膜２０６の周囲に形成された第５のゲート２０７と、 前記第６のボディ領域２０９の周囲に形成された第６のゲート絶縁膜２１１と、前記第６のゲート絶縁膜２１１の周囲に形成された第６のゲート２１２と、前記第７のボディ領域２１４の周囲に形成された第７のゲート絶縁膜２１６と、前記第７のゲート絶縁膜２１６の周囲に形成された第７のゲート２１７と、前記第７の第２導電型シリコン層２０５と前記第６の第１導電型シリコン層２０８とを接続する第２の出力端子２２３と、前記シリコン基板２０１上に形成された第４の柱状シリコン層２３４であって、第８の第２導電型シリコン層２１８と第８のボディ領域２１９と第９の第２導電型シリコン層２２０とが基板側からこの順に形成された前記第４の柱状シリコン層２３４と、 前記第８のボディ領域２１９の周囲に形成された第８のゲート絶縁膜２２１と、前記第８のゲート絶縁膜２２１の周囲に形成された第８のゲート２２２と、前記第２の出力端子２２３は前記第９の第２導電型シリコン層２２０に接続されるのであって、前記第５のゲート２０７と前記第６のゲート２１２とは接続され、前記第７のゲート２１７と前記第８のゲート２２２とは接続されることを特徴とする。第３の柱状シリコン層２３３と第４の柱状シリコン層２３４双方をシリコン基板上に形成することができるため、第３の柱状シリコン層２３３と第４の柱状シリコン層２３４共に基板を加工することにより得られる単結晶シリコンを用いることができる。
前記第５のゲート２０７と前記第６のゲート２１２とを接続する第２のコンタクト２２４を有することが好ましい。本第２のコンタクト２２４により、第５のゲート２０７と第６のゲート２１２とを縦方向で接続することができるため、第５のゲート２０７と第６のゲート２１２とに別々にコンタクトを形成したときと比べて面積を縮小することができる。
また、前記第１導電型はｎ型であり、前記第２導電型はｐ型であることを特徴とする。
また、前記第２の出力端子２２３は金属からなることが好ましい。
また、前記第２の出力端子２２３はシリコンであってもよい。前記第２の出力端子２２３をシリコンとしたとき、出力端子をシリサイド化してもよい。
また、前記第５のゲート２０７と前記第６のゲート２１２と前記第７のゲート２１７と前記第８のゲート２２２とは金属からなることが好ましい。また、金属は、窒化チタン、窒化アルミチタンが好ましい。タングステンを用いてもよい。また、第５のゲート絶縁膜２０６、第６のゲート絶縁膜２１１、第７のゲート絶縁膜２１６、第８のゲート絶縁膜２２１は、酸化膜、窒化膜、酸窒化膜、高誘電体膜であることが好ましい。
また、前記第９の第１導電型シリコン層２１５に接続された第１の接地線２２９と、を有することを特徴とする。
また、第２のコンタクト２２４には、入力の金属配線２２８が接続される。また、第７のゲート２１７は、コンタクト２２５、金属配線２３０、コンタクト２２７を介して第８のゲート２２２に接続されている。また、第２の出力配線２２３は、コンタクト２２６を介して出力の金属配線２３１に接続されている。
また、前記第３の柱状シリコン層２３３は、１行１列目に配置され、前記第４の柱状シリコン層２３４は、１行２列目に配置されることを特徴とする。この配置により、第２のコンタクト２２４及びコンタクト２２５、２２６、２２７を４角形の頂点に配置することできる。
また、素子の周囲には絶縁膜２３２が形成される。
なお、本発明は、本発明の広義の精神と範囲を逸脱することなく、様々な実施形態及び変形が可能とされるものである。また、上述した実施形態は、本発明の一実施例を説明するためのものであり、本発明の範囲を限定するものではない。
例えば、上記実施例において、ｐ型（ｐ+型を含む。）とｎ型（ｎ+型を含む。）とをそれぞれ反対の導電型とした半導体装置の製造方法、及び、それにより得られる半導体装置も当然に本発明の技術的範囲に含まれる。
１０１．シリコン基板
１０２．第１の第１導電型シリコン層
１０３．第２の第１導電型シリコン層
１０４．第１のボディ領域
１０５．第３の第１導電型シリコン層
１０６．第１のゲート絶縁膜
１０７．第１のゲート
１０８．第４の第１導電型シリコン層
１０９．第２のボディ領域
１１０．第５の第１導電型シリコン層
１１１．第２のゲート絶縁膜
１１２．第２のゲート
１１３．第１の第２導電型シリコン層
１１４．第３のボディ領域
１１５．第２の第２導電型シリコン層
１１６．第３のゲート絶縁膜
１１７．第３のゲート
１１８．第３の第２導電型シリコン層
１１９．第４のボディ領域
１２０．第４の第２導電型シリコン層
１２１．第４のゲート絶縁膜
１２２．第４のゲート
１２３．第１の出力端子
１２４．第１のコンタクト
１２５．コンタクト
１２６．コンタクト
１２７．コンタクト
１２８．入力の金属配線
１２９．第１の電源供給線
１３０．金属配線
１３１．金属配線
１３２．絶縁膜
１３３．第１の柱状シリコン層
１３４．第２の柱状シリコン層
２０１．シリコン基板
２０２．第５の第２導電型シリコン層
２０３．第６の第２導電型シリコン層
２０４．第５のボディ領域
２０５．第７の第２導電型シリコン層
２０６．第５のゲート絶縁膜
２０７．第５のゲート
２０８．第６の第１導電型シリコン層
２０９．第６のボディ領域
２１０．第７の第１導電型シリコン層
２１１．第６のゲート絶縁膜
２１２．第６のゲート
２１３．第８の第１導電型シリコン層
２１４．第７のボディ領域
２１５．第９の第１導電型シリコン層
２１６．第７のゲート絶縁膜
２１７．第７のゲート
２１８．第８の第２導電型シリコン層
２１９．第８のボディ領域
２２０．第９の第２導電型シリコン層
２２１．第８のゲート絶縁膜
２２２．第８のゲート
２２３．第２の出力端子
２２４．第２のコンタクト
２２５．コンタクト
２２６．コンタクト
２２７．コンタクト
２２８．金属配線
２２９．第１の接地線
２３０．金属配線
２３１．金属配線
２３２．絶縁膜
２３３．第３の柱状シリコン層
２３４．第４の柱状シリコン層

Claims (16)

  1. 半導体基板上に形成された第１の第１導電型半導体層と、
    前記半導体層上に形成された第１の柱状半導体層であって、第２の第１導電型半導体層と第１のボディ領域と第３の第１導電型半導体層と第４の第１導電型半導体層と第２のボディ領域と第５の第１導電型半導体層と第１の第２導電型半導体層と第３のボディ領域と第２の第２導電型半導体層とが基板側からこの順に形成された前記第１の柱状半導体層と、
    前記第１のボディ領域の周囲に形成された第１のゲート絶縁膜と、
    前記第１のゲート絶縁膜の周囲に形成された第１のゲートと、
    前記第２のボディ領域の周囲に形成された第２のゲート絶縁膜と、
    前記第２のゲート絶縁膜の周囲に形成された第２のゲートと、
    前記第３のボディ領域の周囲に形成された第３のゲート絶縁膜と、
    前記第３のゲート絶縁膜の周囲に形成された第３のゲートと、
    前記第５の第１導電型半導体層と前記第１の第２導電型半導体層とを接続する第１の出力端子と、
    前記第１の出力端子上に形成された第２の柱状半導体層であって、第３の第２導電型半導体層と第４のボディ領域と第４の第２導電型半導体層とが基板側からこの順に形成された前記第２の柱状半導体層と、
    前記第４のボディ領域の周囲に形成された第４のゲート絶縁膜と、
    前記第４のゲート絶縁膜の周囲に形成された第４のゲートと、
    前記第１の出力端子は前記第３の第２導電型半導体層に接続されるのであって、
    前記第１のゲートと前記第４のゲートとは接続され、
    前記第２のゲートと前記第３のゲートとは接続されることを特徴とする半導体装置。
  2. 前記第２のゲートと前記第３のゲートとを接続する第１のコンタクトを有することを特徴とする請求項１に記載の半導体装置。
  3. 前記第１導電型はｎ型であり、前記第２導電型はｐ型であることを特徴とする請求項１に記載の半導体装置。
  4. 前記第１の出力端子は金属からなることを特徴とする請求項１に記載の半導体装置。
  5. 前記第１の出力端子は半導体からなることを特徴とする請求項１に記載の半導体装置。
  6. 前記第１のゲートと前記第２のゲートと前記第３のゲートと前記第４のゲートとは金属からなることを特徴とする請求項１に記載の半導体装置。
  7. 前記第２の第２導電型半導体層と前記第４の第２導電型半導体層に接続された第１の電源供給線と、を有することを特徴とする請求項１に記載の半導体装置。
  8. 前記第１の柱状半導体層は、１行１列目に配置され、
    前記第２の柱状半導体層は、１行２列目に配置されることを特徴とする請求項１に記載の半導体装置。
  9. 半導体基板上に形成された第５の第２導電型半導体層と、
    前記半導体層上に形成された第３の柱状半導体層であって、第６の第２導電型半導体層と第５のボディ領域と第７の第２導電型半導体層と第６の第１導電型半導体層と第６のボディ領域と第７の第１導電型半導体層と第８の第１導電型半導体層と第７のボディ領域と第９の第１導電型半導体層とが基板側からこの順に形成された前記第３の柱状半導体層と、
    前記第５のボディ領域の周囲に形成された第５のゲート絶縁膜と、
    前記第５のゲート絶縁膜の周囲に形成された第５のゲートと、
    前記第６のボディ領域の周囲に形成された第６のゲート絶縁膜と、
    前記第６のゲート絶縁膜の周囲に形成された第６のゲートと、
    前記第７のボディ領域の周囲に形成された第７のゲート絶縁膜と、
    前記第７のゲート絶縁膜の周囲に形成された第７のゲートと、
    前記第７の第２導電型半導体層と前記第６の第１導電型半導体層とを接続する第２の出力端子と、
    前記半導体基板上に形成された第４の柱状半導体層であって、第８の第２導電型半導体層と第８のボディ領域と第９の第２導電型半導体層とが基板側からこの順に形成された前記第４の柱状半導体層と、
    前記第８のボディ領域の周囲に形成された第８のゲート絶縁膜と、
    前記第８のゲート絶縁膜の周囲に形成された第８のゲートと、
    前記第２の出力端子は前記第９の第２導電型半導体層に接続されるのであって、
    前記第５のゲートと前記第６のゲートとは接続され、
    前記第７のゲートと前記第８のゲートとは接続されることを特徴とする半導体装置。
  10. 前記第５のゲートと前記第６のゲートとを接続する第２のコンタクトを有することを特徴とする請求項９に記載の半導体装置。
  11. 前記第１導電型はｎ型であり、前記第２導電型はｐ型であることを特徴とする請求項９に記載の半導体装置。
  12. 前記第２の出力端子は金属からなることを特徴とする請求項９に記載の半導体装置。
  13. 前記第２の出力端子は半導体からなることを特徴とする請求項９に記載の半導体装置。
  14. 前記第５のゲートと前記第６のゲートと前記第７のゲートと前記第８のゲートとは金属からなることを特徴とする請求項９に記載の半導体装置。
  15. 前記第９の第１導電型半導体層に接続された第１の接地線と、を有することを特徴とする請求項９に記載の半導体装置。
  16. 前記第３の柱状半導体層は、１行１列目に配置され、
    前記第４の柱状半導体層は、１行２列目に配置されることを特徴とする請求項９に記載の半導体装置。
JP2016542786A 2015-03-03 2015-03-03 半導体装置 Expired - Fee Related JP6122556B2 (ja)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PCT/JP2015/056247 WO2016139755A1 (ja) 2015-03-03 2015-03-03 半導体装置

Publications (2)

Publication Number Publication Date
JP6122556B2 true JP6122556B2 (ja) 2017-04-26
JPWO2016139755A1 JPWO2016139755A1 (ja) 2017-04-27

Family

ID=56848572

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2016542786A Expired - Fee Related JP6122556B2 (ja) 2015-03-03 2015-03-03 半導体装置

Country Status (3)

Country Link
US (1) US10026739B2 (ja)
JP (1) JP6122556B2 (ja)
WO (1) WO2016139755A1 (ja)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2016009473A1 (ja) * 2014-07-14 2016-01-21 ユニサンティス エレクトロニクス シンガポール プライベート リミテッド 半導体装置の製造方法、及び、半導体装置
JP6970338B2 (ja) * 2017-10-03 2021-11-24 富士通株式会社 半導体装置及び半導体装置の製造方法
US10804266B2 (en) * 2018-11-16 2020-10-13 International Business Machines Corporation Microelectronic device utilizing stacked vertical devices
US20230010879A1 (en) * 2021-07-08 2023-01-12 Tokyo Electron Limited Vertical transistor structures and methods utilizing selective formation

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3057661B2 (ja) 1988-09-06 2000-07-04 株式会社東芝 半導体装置
JP2703970B2 (ja) 1989-01-17 1998-01-26 株式会社東芝 Ｍｏｓ型半導体装置
JP2950558B2 (ja) 1989-11-01 1999-09-20 株式会社東芝 半導体装置
US5308782A (en) * 1992-03-02 1994-05-03 Motorola Semiconductor memory device and method of formation
US6670642B2 (en) 2002-01-22 2003-12-30 Renesas Technology Corporation. Semiconductor memory device using vertical-channel transistors
JP2007250652A (ja) * 2006-03-14 2007-09-27 Sharp Corp 半導体装置
JP5130596B2 (ja) 2007-05-30 2013-01-30 国立大学法人東北大学 半導体装置
KR102015578B1 (ko) 2012-09-11 2019-08-28 삼성전자주식회사 불휘발성 메모리 장치 및 그 형성방법
WO2016009473A1 (ja) * 2014-07-14 2016-01-21 ユニサンティス エレクトロニクス シンガポール プライベート リミテッド 半導体装置の製造方法、及び、半導体装置
JP5928658B1 (ja) * 2014-08-07 2016-06-01 ユニサンティス エレクトロニクス シンガポール プライベート リミテッドＵｎｉｓａｎｔｉｓ Ｅｌｅｃｔｒｏｎｉｃｓ Ｓｉｎｇａｐｏｒｅ Ｐｔｅ Ｌｔｄ． 半導体装置の製造方法、及び、半導体装置
JP6065190B2 (ja) * 2014-09-05 2017-01-25 ユニサンティス エレクトロニクス シンガポール プライベート リミテッドＵｎｉｓａｎｔｉｓ Ｅｌｅｃｔｒｏｎｉｃｓ Ｓｉｎｇａｐｏｒｅ Ｐｔｅ Ｌｔｄ． 半導体装置
JP5841696B1 (ja) * 2014-11-27 2016-01-13 ユニサンティス エレクトロニクス シンガポール プライベート リミテッドＵｎｉｓａｎｔｉｓ Ｅｌｅｃｔｒｏｎｉｃｓ Ｓｉｎｇａｐｏｒｅ Ｐｔｅ Ｌｔｄ． 柱状半導体装置と、その製造方法

Also Published As

Publication number Publication date
US20170271331A1 (en) 2017-09-21
US10026739B2 (en) 2018-07-17
JPWO2016139755A1 (ja) 2017-04-27
WO2016139755A1 (ja) 2016-09-09

Similar Documents

Publication Publication Date Title
JP6065190B2 (ja) 半導体装置
US20130181349A1 (en) Semiconductor device having through-substrate via
JP5990843B2 (ja) 半導体装置の製造方法、及び、半導体装置
JP6122556B2 (ja) 半導体装置
JP5670605B2 (ja) 半導体装置
JP5755757B2 (ja) 半導体装置
JP5954597B2 (ja) 半導体装置
JP5676807B1 (ja) 半導体装置
JP6427068B2 (ja) 半導体装置
JP6527839B2 (ja) 半導体装置
JP6527831B2 (ja) 半導体装置
JP6527835B2 (ja) 半導体装置
JP5917672B2 (ja) 半導体装置
JP6250210B2 (ja) 半導体装置
WO2017077578A1 (ja) 半導体装置
JP6129387B2 (ja) 半導体装置
JP5897676B2 (ja) 半導体装置
JP5980288B2 (ja) 半導体装置
JP6082489B2 (ja) 半導体装置
JP5911948B2 (ja) 半導体装置
JP2018014514A (ja) 半導体装置

Legal Events

Date Code Title Description
A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20161205

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20170127

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20170327

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20170331

R150 Certificate of patent or registration of utility model

Ref document number: 6122556

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

LAPS Cancellation because of no payment of annual fees