Изобретение относитс к импул1зс-ной технике и может использоватьс в цифровых синтезаторах частоты, при мен ем:1Х в радиолокации и радиосв зи . Известен делитель частоты, содержагций генератор импульсов, подключенный к входу счетчика импульсов с общей шиной обнулени , выполненного на триггерах, выходы которых соедине ны соответственно с разр дными входами дешифратора и дешифратора скваж ности, другие разр дные входы управлени этих дешифраторов соединены с разр дными выходами блока управлени а также триггер, и инвертор II. Недостаток известного делител частоты заключаетс в необход ; мости применени в нем нескольких дешифраторов , сложность которых, а следовательно , и сложность делител частоты увеличиваетс пропорционально количеству триггеров счетчика импульсов. Наиболее близким к предлагаемому по технической сущности вл етс делитель частоты следовани импульсов, содержащий соединенные последова- тельно генератор импульсов и счетчик импульсов, входы разр дов которого соединены входами дешифраторов, блок управлени , выходы которого также соединены со входами дешифраторов, дополнительный дешифратор, входы которого соединены с выходами генератора импульсов и блока управлени непосредственно и через инверторы, а выход через элемент И-НЕ соединен со входом выходного триггера 2. Недостаток данного устройства заключаетс в его относительной сложности и неточности поддержани скважности выходных импульсов равным двум из-за изменени длительности выходных импульсов в зависимости от коэффициента делени на величину задержки выходного сигнала дешифратора скважности, . обусловленной суммарной задержкой срабатывани триггеров счетчика. Цель изобретени - повышение точности и надежности работы устройст Это достигаетс тем, что в делитель частоты следовани импульсов, содержащий генератор импульсов, счетчик импульсов, дешифратор, перва группа входов которого соединена.с выходами разр дов счетчика импульсов, втора - с выходами блока управлени . а выход - с первым входом элемента И-НЕ, и выходной триггер, введены дополнительные элементы И-НЕ и дополнительные триггеры, причем вход выходного триггера соединен с выходом первого дополнительного элемен та И-НЕ и со входом установки счет|чика импульсов, вход которого соеди:нен с дополнительным входом дешифратора и с выхсздом первого дополни .Тельного триггера, первый вход которого соединен с выходом генератора и . пульсов, второй - с первым входом пе вого и выходом второго дополнительны элементов И-НЕ, а третий вход йторым входом первого дополнительного элемента И-НЕ и с выходом элементга И-НЕ, второй вход которого подклю чен к первому выходу второго дополнительного триггера, второй выход Которого соединен с первым, входом второго дополнительного элемента И-НЕ, -второй вход которого под-., ключен к одному из выходов дешифратора , первый вход - с выходом блока управлени , а второй - с одним из выходов дешифратора. На фиг. 1 изображена структурна электрическа схема делител частоты следовани импульсов; на фиг. 2 и 3 приведены временные диаграммы его работы при 8 и N,jj,p 11 соответственно... . , vnp °Д блока упрайлени , . Делитель частоты содержит генератор 1 и пyльcoв, подключенный -через первыйдополнительный триггер 2 к .входу счетчика 3 импульсов, выпол7. ненн.ого на триггерах, выходы оторых соединены с первой группой входов дешифратора 4, втора группа сое динена с выходами блока 5 управлени первый и второй дополнительныеэлементы б и 7 И-НЕ, включенные в цепь установки счетчика 3, импульсов элемент 8 И-НЕ, один вход которого соединенс первым выходом дешифратора 4 а выход соединен со вторым входим пе вого дополнительного элемента 7 И-НЕ еторой дополнительный триггер 9, сче йый вход которого подключен к выходу дешифратора 4, при этом выход блока /правлени , соответствующий младшему разр ду кода сигнала управлени , под ключен к соответствующему входу установки второго дополнительного триг гера 9, и выходной триггер 10. Сущность работы устройства заключаетс - в следующем. При установленном четном коэффициенте делени (фиг. 2, К - N 8) нулевым по.тенциалом с выхода младшего разр да блока 5 управлени триггер 9 установлен в состо ние, соответству1ощее наличию нулевого потенциа входе элемента б И-НЕ и еди ничного потенциала на входе элемента 8 И-НЕ. После прохождени на вход тр.иггера импульсов (фиг. 2а) в дешифраторе 4 происходит совпадение кода -j- с дополнительным кодом состо ний триггера 2 и триггеров счетчика 3 (фиг. 2б, е, ж). На третьем выхсэде дешифратора 4 по вл етс импульс (фиг. 26), который, однако, не измен ет состо ние триггера 9 и по-прежнему элемент б И-НЕ закрыт, а элемент 8 И-НЕ открыт выходными , потенциалами триггера. 9. Затем на первом выходе дешифратора 4 по вл етс импульс (фиг. 2в), который проходит через элементы 8 и 7 И-НЕ (фиг, 2з) и устанавливает, триггер 2 в состо ние логического нул на его выходе а счетчик 3 - в состо ние логических единиц на его выходах. При этом триггер 10 перебрасываетс в состо ние противоположное исходному (фиг. 2и). По вл ющийс затем импульс на втором выходе дешифратора 4 не проходит на выход элемента б И-НЕ. С по влением на входе триггера 2 очередной группы из jjP- импульсов в делителе частоты следовани импульсов производ тс аналогичные операции , при этом триггер 10 возвращаетс в исходное состо ние. При нечетном установленном коэффициенте делени (фиг. 3 К 11) единичным потенциалом с выхода младшего раэр Гда блока 5 управлени триг-; геР 9 включаетс в режим делени на два частотй импульсов (фиг. Зб) с третьего выхода дешифратора 4. После прохождени на вход триггера 2 -2I1L- импульсов (фиг,. Зв) импу Льсом (фиг. Зб) с .rpetbiero выхода дешифратора 4 триггер 9 перебрасываетс в состо ние, при которбм, например, делитель частоты формирует выходной сигнал как при Четном коэффициенте делени . Однако с по влением очередного импульса (фиг. Зб) с третьего выхода дешифратора 4 триггер 9 устанавливаетс в противоположное состо нйе , и через элементы б и 7 И-НЕ проходит импульс только со второго выхода (фиг. Зг и фиг. Зэ) дешифратора 4 . При этом триггер 2 и счетчик 3 устанавливаютс в состо ние логических единиц на их выходах. Вследствие этого совпадение кода с дополнительным кодом состо ний триггера 2 и триггеров счётчика 3 вновь произойдет только, после прохождени на вход триггера 2 очередной группы из РЛ - импульсов. Одновременно триггер 9 -изменит.свое состо ние и очередна установка триггера 2 и счетчика 3 снова будет производитьс импульсом (фиг. Зв} с первого выхода дешифратора 4. С помощью триггера 10 по-прежнему производитс точное симметриррвани е выходного меандра (фиг. Зэ) . Так как счетчик импульсов в описываемом дёйителе частоты, следовани The invention relates to an impulse technique and can be used in digital frequency synthesizers, using: 1X in radar and radio communications. A known frequency divider, pulse generator, connected to the input of a pulse counter with a common zeroing bus, performed on triggers, the outputs of which are connected respectively to the discharge inputs of the decoder and the downhole decoder, other discharge inputs of these decoders are connected to the discharge outputs of the block control and trigger, and inverter II. A disadvantage of the known frequency divider is the need; The use of several decoders, the complexity of which, and hence the complexity of the frequency divider, increases in proportion to the number of triggers of the pulse counter. The closest to the proposed technical entity is a pulse frequency divider containing a pulse generator connected in series and a pulse counter, the bit inputs of which are connected by decoder inputs, the control unit, the outputs of which are also connected to the inputs of decoders, an additional decoder, which inputs are connected with the outputs of the pulse generator and control unit directly and through inverters, and the output through the element AND-NOT is connected to the input of the output trigger 2. Failure yes This device lies in its relative complexity and inaccuracy in maintaining the duty cycle of the output pulses to two due to the change in the duration of the output pulses depending on the division factor by the delay value of the output signal of the duty cycle decoder,. due to the total delay in the triggering of the counter. The purpose of the invention is to improve the accuracy and reliability of the device. This is achieved by including a pulse frequency divider comprising a pulse generator, a pulse counter, a decoder, the first group of inputs of which is connected to the outputs of the pulse counter bits, and the second to the outputs of the control unit. and the output — with the first input of the NAND element, and the output trigger — additional NAND elements and additional triggers are introduced, and the input of the output trigger is connected to the output of the first additional NAND element and to the installation input of the pulse counter, whose input connect: not with the additional input of the decoder and with the output of the first additional. The trigger, the first input of which is connected to the output of the generator and. pulses, the second input with the first input of the first input and the output of the second additional AND-NOT elements, and the third input with the second input of the first additional AND-NOT element and with the output of the AND-NOT element, the second input of which is connected to the first output of the second additional trigger, the second The output of which is connected to the first one, the input of the second additional element IS NOT, the second input of which is connected to, is connected to one of the outputs of the decoder, the first input is connected to the output of the control unit, and the second one is connected to one of the decoder outputs. FIG. Figure 1 shows a structural electrical pulse-frequency divider circuit; in fig. 2 and 3 shows the time diagrams of his work at 8 and N, jj, p 11, respectively .... , vnp ° D of the control unit,. The frequency divider contains the generator 1 and powder, connected through the first additional trigger 2 to the input of the counter of 3 pulses, carried out7. on triggers, the outputs that are connected to the first group of inputs of the decoder 4, the second group is connected to the outputs of the control unit 5, the first and second additional elements b and 7 AND-NOT, included in the installation circuit of the counter 3, pulses element 8 AND-NOT, one input of which is connected by the first output of the decoder 4, and the output is connected to the second input of the first additional element 7 AND-NOT; additional trigger 9, whose counting input is connected to the output of the decoder 4, while the output of the block / control corresponding to the low-order code control signal turnkey to respective input of the second additional trig ger 9, and an output flip-flop 10. The essence of operation of the device comprises - in the following. When the even division factor (Fig. 2, K - N 8) is set to zero by the margin from the low bit of the control block 5, trigger 9 is set to a state corresponding to the presence of zero potential of the input element b of AND-NOT and a single potential at the input element 8 AND-NOT. After the passage of the pulses to the input igger (Fig. 2a) in the decoder 4, the code -j- coincides with the additional code of the states of the trigger 2 and the triggers of the counter 3 (Figures 2b, e, g). At the third outlet of the decoder 4, a pulse appears (Fig. 26), which, however, does not change the state of the trigger 9 and the element b AND-NOT is still closed, and the element 8 AND-NOT is open by the output, trigger potentials. 9. Then, at the first output of the decoder 4, a pulse appears (Fig. 2c), which passes through the elements 8 and 7 of AND-NOT (Fig. 2h) and sets trigger 2 to the logical zero state at its output and counter 3 - into the state of logical units at its outputs. In this case, the trigger 10 is transferred to the state opposite to the initial state (Fig. 2i). The impulse that then appears at the second output of the decoder 4 does not pass to the output of the element AND-NOT. With the appearance at the input of the trigger 2 of the next group of jjP pulses in the pulse frequency divider, similar operations are performed, and the trigger 10 returns to the initial state. When the odd set division factor (Fig. 3 K 11) is set to a unit potential from the output of the low order Gda of the control unit 5, the trigger is trig; GeR 9 is switched to division into two frequency pulses (Fig. 3b) from the third output of the decoder 4. After passing to the trigger input 2 -2I1L-pulses (Fig. Sv) Impulse (Fig. 3b) from the .rpetbiero output of the decoder 4 trigger 9 is moved to a state in which, for example, a frequency divider generates an output signal as with an Even division factor. However, with the appearance of the next pulse (Fig. 3B) from the third output of the decoder 4, the trigger 9 is set in the opposite state, and through elements b and 7 AND-NOT, the pulse passes only from the second output (Fig. 3g and 3 Ze) of the decoder 4 . At the same time, trigger 2 and counter 3 are set to the state of logical units at their outputs. As a result, the coincidence of the code with the additional status code of trigger 2 and the trigger 3 of the trigger 3 will occur again only after passing to the input of trigger 2 of the next group of X-ray pulses. At the same time, trigger 9 - changing its state and the next setting of trigger 2 and counter 3 will again be produced by an impulse (Fig. Sv} from the first output of the decoder 4. With the help of trigger 10, the output meander is still precisely balanced (Fig. Ze) Since the pulse counter in the described frequency converter,
1импульсов должен содержать на два триггера меньше, чем в известном, а также за счет введени двух триггеро и двух элементов И-НЕ вместо дешифратора скважности, вспомогательного дешифратора, и трех инверторов надежность его рабЪты повьлааетс . При этомточность поддержани скважности выходного сигнала равной двум не завсит от задержки выходных сигналов счетчика импульсов, так как выходной меандр формируетс из импульсов, длительность задержки которых относительно входного сигнала посто нна и не зависит от коэффициента делени .1 impulses must contain two triggers less than in the known, and also due to the introduction of two triggers and two AND-NOT elements instead of the bore ratio decoder, auxiliary decoder, and three inverters, the reliability of its operation decreases. At the same time, the accuracy of maintaining the duty cycle of the output signal equal to two does not depend on the delay of the output signals of the pulse counter, since the output square wave is formed from pulses whose delay with respect to the input signal is constant and does not depend on the division factor.