SU688993A1 - Pulse recurrence frequency divider with variable division factor - Google Patents
Pulse recurrence frequency divider with variable division factorInfo
- Publication number
- SU688993A1 SU688993A1 SU782620069A SU2620069A SU688993A1 SU 688993 A1 SU688993 A1 SU 688993A1 SU 782620069 A SU782620069 A SU 782620069A SU 2620069 A SU2620069 A SU 2620069A SU 688993 A1 SU688993 A1 SU 688993A1
- Authority
- SU
- USSR - Soviet Union
- Prior art keywords
- unit
- counter
- inputs
- frequency divider
- input
- Prior art date
Links
Landscapes
- Arrangements For Transmission Of Measured Signals (AREA)
Description
полнительным входом первого элемента И-НЕ блока установки.the complementary input of the first element of the IS block of the installation.
На чертеже изображена структурна электрическа схема делител частоты следовани импульсов с переменным коэффициентом делени .The drawing shows a structural electrical circuit of a pulse frequency divider with a variable division factor.
Он содержит счетчик 1 импульсов, блоки 2, 3 фиксации, элементы Н-НЕ 4, 5, 6 блока установки, инвертор 7 и блок 8 задани кода.It contains a counter of 1 pulses, blocks 2, 3 of fixation, elements of H-HE 4, 5, 6 of the installation unit, inverter 7 and block 8 of setting the code.
Устройство работает следующим образом .The device works as follows.
Счетчик 1 с естественным пор дком счета имеет 10 состо ний. Блок 2 срабатывает, когда счетчик 1 находитс в п том и дес том состо нии, выдава на старшую декаду сигнал типа «Меандр. После заполнени старшей декады от нее поступает сигнал с уровнем логического нул , который разрешает работу блока 3. Блок 3 опознает дев тое состо ние счетчика по выходному сигналу его четвертого триггера (при коэффициенте делени 10 на него подаетс также выходной сигнал первого триггера счетчика 1), и входной импульс, перевод ш,ий счетчик 1 в дес тое состо ние, проходит на выход и переводит триггер блока 3 в начальное положение.Counter 1 with a natural counting order has 10 states. Block 2 is triggered when counter 1 is in the fifth and tenth state, issuing a "Meander." Signal to the high decade. After filling the highest decade, it receives a signal with a logic zero level, which enables operation of block 3. Block 3 identifies the ninth state of the counter by the output signal of its fourth trigger (with a division factor of 10, the output of the first trigger of counter 1 is also supplied) and the input pulse, translating w, th counter 1 to the tenth state, passes to the output and sets the trigger of block 3 to the initial position.
Этот же импульс, проход через инвертор 7 и элемент И-НЕ 5, нроизводит установку второго и третьего триггеров счетчика 1. Так как наибольшие требовани по быстродействию предъ вл ютс к первому триггеру счетчика 1, то он устанавливаетс выходным сигналом четвертого триггера счетчика 1, проход щим через элемент И-НЕ 4. Этот установочный сигнал не переводит первый триггер счетчика 1 в противоположное состо ние, а сохран ет предыдущее состо ние триггера. Благодар этому минимальна величииа периода входного сигнала равна времени срабатывани триггеров счетчика 1, т. е. устройство реализует максимальное быстродействие вход щих в него элементов.The same impulse, the passage through the inverter 7 and the element IS-HE 5, does not install the second and third triggers of counter 1. Since the highest speed requirements are imposed on the first trigger of counter 1, it is set by the output signal of the fourth trigger of counter 1, pass This element does not transfer the first trigger of counter 1 to the opposite state, but saves the previous state of the trigger. Due to this, the minimum magnitude of the input signal period is equal to the response time of the triggers of counter 1, i.e. the device realizes the maximum speed of the elements included in it.
Установка первых трех триггеров счетчика 1 дает возможность получени восьми коэффициентов делени от 2 до 9. Коэффициенты делени 1 и 10 достигаютс с помощью дополнительных сигналов, поступающих на управл ющие входы четвертогоThe installation of the first three triggers of counter 1 makes it possible to obtain eight division factors from 2 to 9. Division factors 1 and 10 are achieved with the help of additional signals arriving at the control inputs of the fourth
триггера счетчика 1 после заполнени старщей декады из блока 8. При коэффициенте делени 1 дополнительным сигналом вл етс сигнал с посто нным уровнем логического нул , при коэффициенте делени 10 - выходной сигнал первого триггера счетчика 1. При коэффициентах делени 2-9 на эти управл ющие входы четвертого триггера счетчика 1 поступает сигнал с посто ннымthe trigger of counter 1 after filling the senior decade from block 8. With division factor 1, the additional signal is a signal with a constant level of logic zero; with division factor 10, the output signal of the first trigger of counter 1. With division factors 2-9 by these control inputs the fourth trigger of the counter 1 receives a signal with a constant
уровнем логической единицы.level of logical units.
Делитель частоты следовани имиульсов с переменным коэффициентом делени реализовывает максимальное быстродействие вход щих в него /--/(-триггеров.The frequency divider following imulses with a variable division factor realizes the maximum speed of the / - / (- triggers included in it.
Claims (2)
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU782620069A SU688993A1 (en) | 1978-05-31 | 1978-05-31 | Pulse recurrence frequency divider with variable division factor |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU782620069A SU688993A1 (en) | 1978-05-31 | 1978-05-31 | Pulse recurrence frequency divider with variable division factor |
Publications (1)
Publication Number | Publication Date |
---|---|
SU688993A1 true SU688993A1 (en) | 1979-09-30 |
Family
ID=20766519
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
SU782620069A SU688993A1 (en) | 1978-05-31 | 1978-05-31 | Pulse recurrence frequency divider with variable division factor |
Country Status (1)
Country | Link |
---|---|
SU (1) | SU688993A1 (en) |
-
1978
- 1978-05-31 SU SU782620069A patent/SU688993A1/en active
Similar Documents
Publication | Publication Date | Title |
---|---|---|
SU688993A1 (en) | Pulse recurrence frequency divider with variable division factor | |
SU411648A1 (en) | ||
SU978357A1 (en) | Pulse frequency divider with controllable countdown ratio | |
SU764135A1 (en) | Pulse recurrence frequency divider | |
SU1503065A1 (en) | Single pulse shaper | |
SU680177A1 (en) | Functional calculator | |
SU930626A1 (en) | Pulse delay device | |
SU834918A1 (en) | Sensory change-over switch | |
SU966919A1 (en) | Frequency divider with variable condition ration | |
SU661746A1 (en) | Pulse shaper | |
SU430372A1 (en) | DEVICE FORMATION OF TEMPORAL SEQUENCE OF PULSES | |
SU1368983A1 (en) | Synchronous frequency divider by 14 | |
SU372690A1 (en) | PULSE DISTRIBUTOR ;;; - x: ': ... o, "' 1 [YYSHO ^ I ;;;: ';;; -',:,! | |
SU483792A1 (en) | Pulse distributor | |
SU482898A1 (en) | Variable division ratio frequency divider | |
SU830378A1 (en) | Device for determining number position on nimerical axis | |
SU1115238A1 (en) | Adjustable pulse repetition frequency divider | |
SU1226619A1 (en) | Pulse sequence generator | |
SU1522383A1 (en) | Digital pulse generator | |
SU1640822A1 (en) | Frequency-to-code converter | |
SU951280A1 (en) | Digital generator | |
SU1509886A1 (en) | Frequency multiplication device | |
SU395987A1 (en) | TO AUTHOR'S CERTIFICATE. Cl. H 03k 23 / 00UDK 681.3.055 (088.8) | |
SU488209A1 (en) | Redundant Clock Generator | |
SU783956A1 (en) | Pulse train producing device |