SU563725A1 - Frequency divider with variable division factor - Google Patents

Description

1one

Изобретение относитс  к импульсной технике и может использоватьс  в автоматике, вычислительной и измерительной технике.The invention relates to a pulse technique and can be used in automation, computing and measurement technology.

Известен делитель частоты с переменным коэффициентом делени , содержащий триггерный счетчик, выходы триггеров которого подключены к дешифратору, и логические элементы 1.A variable frequency divider with a variable division factor, containing a trigger counter, whose trigger outputs are connected to the decoder, and logic elements 1 are known.

Однако такой делитель обладает недостаточной надежностью, линейно-измен ющийс  коэффициент делени  получаетс  заданием кода от постороннего источника, и включает в свой состав большое количество элементов.However, such a divider has insufficient reliability, the linearly variable division factor is obtained by specifying a code from an external source, and includes a large number of elements.

Наиболее близким техническим решением к предлагаемому  вл етс  делитель частоты, содержащий п-разр дный счетчик, вход которого подключен к входной шине, а установочные входы - к выходам всех п элементов совпадени  2.The closest technical solution to the proposed is a frequency divider containing a n-bit counter, the input of which is connected to the input bus, and the installation inputs to the outputs of all n matching elements 2.

Однако такой делитель также выполнен на значительном оборудовании, что снижает его надежность.However, such a divider is also made on significant equipment, which reduces its reliability.

Цель изобретени  - повышепие надел ности делител  в работе.The purpose of the invention is to increase the level of investment in the divider.

Это достигаетс  тем, что в предлагаемый делитель частоты введены элемент задержки и дополнительный п-разр дный счетчик, разр дные выходы которого соединены с первыми входами всех п элементов совпадени , вход - непосредственно с п-и выходом га-разр дного счетчика и через элемент задержки с вторыми входами всех п элементов совпадени .This is achieved by introducing a delay element and an additional n-bit counter into the proposed frequency divider, the bit outputs of which are connected to the first inputs of all n matching elements, the input directly to the n-output of the n-bit counter and through the delay element with the second inputs of all n matching elements.

На чертеже представлена структурна  электрическа  схема предлагаемого делител  частоты с переменным коэффициентом делени . Делитель содержит «-разр дные счетчики 1 и 2, элемент 3 задержки и п элементов 4 совпадени , причем n-fi разр д /г-разр дного счетчика 1 соединен с входами элемента 3 задержки и с входом «-разр дного счетчика 2. Выход элемента 3 задержки соединен с вторыми входами п элементов 4 совпадени , первые входы которых соединены с выходами л-разр дного счетчика 2 соответственно.The drawing shows a structural electrical circuit of the proposed frequency divider with a variable division factor. The divider contains "-discal counters 1 and 2, delay element 3 and n elements 4 of coincidence, the n-fi bit d / g-bit counter 1 being connected to the inputs of the delay element 3 and to the input" -disk counter 2. Output The delay element 3 is connected to the second inputs of the p 4 matching elements, the first inputs of which are connected to the outputs of the l-bit counter 2, respectively.

Делитель работает следующим образом. В исходном состо нии л-разр дные счетчики 1 и 2 обнулены. При поступлении счетных импульсов га-разр дный счетчик 1 подсчитывает импульсы, и после переполнени  импульсы с п-го разр да поступают на вход 5 делител  и на вход /г-разр дного счетчика 2, а также через элемент 3 задержки на вторые входы п элементов 4 совпадени .The divider works as follows. In the initial state, the l-bit counters 1 and 2 are zeroed. Upon receipt of counting pulses, the n-bit counter 1 counts the pulses, and after overflow, the pulses from the n-th bit arrive at the input 5 of the divider and the input of the / g-bit counter 2, as well as through the delay element 3 to the second inputs of the n elements 4 matches.

Первый разр д /г-разр дного счетчика 2 переключаетс , и на обоих входах первого из п элементов 4 совпадени  по вл етс  потенциал , который записывает единицу в первый разр д /7.-разр дного счетчика 1. Это означает,The first bit of g / g of bit counter 2 is switched, and a potential appears on both inputs of the first of the n 4 matching elements, which records the unit to the first bit of / 7. Bit counter 1. This means

что /г-разр дный счетчик 1 переполнитс  наthat / g-bit counter 1 will overflow on

один такт раньше. В следующем цикле в результате переключени  второго разр да  -разр дного счетчика 2 в «-разр дный счетчик I запишутс  две единицы. Это означает, что «-разр дный счетчик 1 переполнитс  на дпа такта раньше, и т. д. до п-го цикла включительно . При (л+1)-м цикле во все разр ды л-разр дных счетчиков 1 и 2 записаны единицы и частота на выходе 6 делител  равна частоте поступаюших па вход 5 делител  импульсов .one beat earlier. In the next cycle, as a result of switching the second bit of the discharge counter 2 to the discharge counter I, two units will be recorded. This means that the “-disable counter 1 will overflow by dpa clock before, etc., to the nth cycle, inclusive. During the (l + 1) -th cycle, units are recorded in all bits of the l-bit counters 1 and 2, and the frequency at the output of the 6 divider is equal to the frequency of the incoming pulse 5 of the pulse divider.

Claims (2)

1.Авторское свидетельство СССР №347927, кл. F1 ОЗК 23/00, 03.07.70.1. USSR author's certificate No. 347927, cl. F1 OZK 23/00, 07/03/70. 2.Авторское свидетельство СССР № 403069, кл. Н ОЗК 21/06, 03.12.72.2. USSR author's certificate number 403069, cl. H OZK 21/06, 03.12.72. ffff