SU572781A1

SU572781A1 - Преобразователь двоично-дес тичных чисел в двоичные

Info

Publication number: SU572781A1
Application number: SU7602345569A
Authority: SU
Inventors: Виктор Николаевич Розов
Original assignee: Предприятие П/Я А-1178
Priority date: 1976-04-05
Filing date: 1976-04-05
Publication date: 1977-09-15

Description

ды, блок управлени преобразованием 4, сдвигатель 5, накапливающий двоичный параллельный сумматор 6.

Позици ми 7, 8, 9 ободначены соответственно вход двоично-дес тичных разр дов числа, управл юща шина и выход устройства.

Принцип работы преобразовател заключаетс в следующем.

Управл ющий импульс, поступающий в каждом цикле на шину 8, записывает вводимый двоично-дес тичный разр д преобразуемого числа в регистр 3 тетрады и запускает в работу блок управлени преобразованием 4. Этот же управл ющий импульс дл данного разр да k переводит переключатель эквивалентов 1 на считывание из блока 2 соответствующего эквивалента (10+/г).

Количество двоичных эквивалентов определ етс разр дностью дес тичных чисел. Выбранный двоичный эквивалент поступает -параллельным кодом на вход сдвигател 5 и используетс далее в качестве сла гаемого в накапливающем сумматоре 6, формирующем двоичный код чисел. Сдвигатель 5 s частном случае реализован по схеме четырехвходового коммутатора дл каждого двоично1го разр да, на информационные входы которого заведены соответствующие разр ды двоичного эквивалента , дающие на выходе схемы по сигналам блока управлени 4 параллельный код двоичного эквивалента без сдвига или со сдвигом кода на 1, 2 или 3 разр да в сторону старших разр дов. Блок управлени 4, производ анализ содержимого четырех разр дов регистра 3 тетрады, вырабатывает в каждом такте преобразовани импульсы управлени сдвигателем 5, служащие одновременно сигналами сложени сумматору 6. Наличию логической единицы в четвертом (старшем) разр де регистра 3 соответствует импульс сдвига ва 3 разр да (т.е. умножение двоичного эквивалента на 8),наличию единицы в третьем разр де соответствует импульс сдвига на 2 разр да (умножение на 4), во втором разр де- имлульс сдвига на 1 разр д (умножение на 2), в первом (младше .м разр де) -импульс суммировани двоичного эквивалента без сдвига. Так как код одного двоично-дес тичного разр да содержать не более трех двоичных единиц, то цикл преобразовани одного двоично-дес тичного разр да состоит из трех тактов, в течение которых суммируетс до дев ти кодов одного двоичного эквивалента.

В результате этого число тактов преобразовани сводитс к минимуму. Вслед за первы.м

дес тичным разр дом точно так же за один цикл, состо щий из трех тактов, происходит преобразование каждого последующего двоично-дес тич ного разр да исходного числа. При

этом дл каждого нового цикла считываетс из блока 2 очередной двоичный эквивалент (10±й)э. Так продолжаетс до тех пор, пока не будут преобразованы все двоично-дес тичные разр ды исходного числа, а в сумматоре

6 не сфор.мируетс искомое двоичное число, которое считываетс с выхода 9.

Предлагаемый преобразователь двоично-дес тичных чисел в двоичные выгодно отличаетс от указанного прототипа, так как при сохранившейс простоте схемы устройства врем -перевода как правильных и смешанных дробей, так и целых чисел уменьшаетс до значени Qkt и не зависит от количества двоичных разр дов, что повышает быстродействие

преобразовател и расшир ет возможность его применени .

Claims

1. Авторское свидетельство СССР № 331382, кл. G 06F 5/02, 1969.

2.Авторское свидетельство СССР № 329525, кл.аОбР, 5/02,4970.

3.Ав торское свидетельство СССР № 473179, кл. G QGF 5/02, 1973.