SU1401448A1

SU1401448A1 - Устройство дл реализации булевых симметричных функций

Info

Publication number: SU1401448A1
Application number: SU864155327A
Authority: SU
Inventors: Олег Николаевич Музыченко
Original assignee: Войсковая часть 31303
Priority date: 1986-12-02
Filing date: 1986-12-02
Publication date: 1988-06-07

Abstract

Изобретение относитс к вьгаисли- Тельной технике и может быть использовано в системах .передачи и обработки дискретной информации. Целью изобретени вл етс повышение быстродействи . Устройство содержит регистр 1, блок 2 коммутаторов, сумматор 3,блок 4 формировани результата, .блок 5 управлени , информационные входы 6, вход 7 величины порога (величины функции, стробировани считывани ) блока формировани результата, вход 8 сброса, тактовый вход 9, выход 10 признака окончани вычислений, выход 11 результата. Устройство позвол ет реализовать пороговые симметричные функции, злементарные cим eтpичныe функции и произвольные симметричные функции. 3 з.п. ф-лы, 1 ил. С S

Description

r-fflтда-йЫ

-щ-а- .

00

Изобретение относитс к вычислительной технике и может быть использовано в системах передачи и обработки дискретной информации.

Целью изобретени вл етс повьше- ние быстродействи .

На чертеже представлена функциональна схема устройства.

Устройство содержит регистр 1, блок 2 коммутаторов, сумматор 3, блок 4 формировани результата, блок 5 управлени , информационные входы 6, вход 7 величины порога (величины функции, стробировани считывани ) блока формировани результата, вход 8 сброса, тактовый вход 9, выход 10 признака окончани вычислений, выход 1 1 результата.

Блок управлени

содержит, напри

мер, счетчик 12, первый 13 и второй 14 элементы ИЛИ.

Устройство функционирует следующим образом.

На информационные входы 6 подаетс входной код, а на вход 8 устройства - импульс сброса, устанавливающий счетчик 12 блока управлени в нулевое состо ние. При этом код с информационных входов 6 поступает на входы сумматора 3, которьй осуществл ет суммирование единиц входного кода, причем разр ды 21 и 2.1-1 входного кода (1 1,2,..п/2) подаютс на входы 2i-1-ro разр да сумматора 3. Одновременно сигналом на входе 8 устройства разрешаетс запись кода с выходов сумматора 3 в регистр i. По окончании импульса на входе 8 сброса устройства на тактовьй вход 9 подаютс тактовых импульсов, При подаче первого тактового импульса блок коммутаторов 2 по сигналам с выходов счетчика 12 блока 5 управлени подключает на входы первого разр да сумматора 3 сигналы с выходов первого и третьего разр дов регистра 1, на входы второго разр да сумматора - сигналы с выходов второго и четвертого разр дов регистра 1, на входы п того .и шестого разр дов сумматора 3- с выходов п того и седьмого разр дов регистра 1 и с выходов шестого и восьмого разр дов регистра 1 и т.д. В результате на выходах разр дов сумматора 3 формируютс коды суммы количества единиц в группах по четыре разр да входного кода, В общем случае на k-M такте работы устройства на

Q

Ktl

5

0

5

0

5 0 5

+

входы сумматора 3 от 2 -j-H-ro до 2 j+k+1-го разр да (k 1,2... , j 0,1,..., Jn/2 -1) подаютс соответственно сигналы с выходов разр дов регистра 1 от + 1-ГО до j-fk+1-го на входы первого слагаемого и от ( j + 1 + 2)-ro до (, )-го - на входы второго слагаемого. Это осуществл етс с помощью блока 2 коммутаторов. В результате на выходах сумматора 3 последовательно формируютс суммы числа единиц в группах входного кода по четыре,восемь,шестнадцать и т.д.разр дов . Коды с выходов сумматора на Кс1ждом такте работы устройства записываютс в регистр 1 и на следующем такте используютс в качестве входных кодов сумматора 3. В результате на последнем k-M такте (k С -1) на выходах младших log2(n+1)t разр дов сумматора 3 формируетс код суммы числа единиц во входном коде. При этом сигналом с выхода счетчика 12 блока 5 управлени блокируетс дальнейша работа устройства. Код числа единиц входного кода с выходов мпад- ших разр дов сумматора 3 поступает на входы блока 4 формировани результата ,

В случае реализации пороговых функций на входы 7 блока 4 формировани результата подаетс код, дополнительный порогу реализуемой функции.

Блок 4 выполнен в виде сумматора. При этом, если во входном коде число единиц не менее порога, то на выходе переноса сумматора, вл ющемс ввгхо- дом 11 устройства, будет единичный сигнал, в противном случае - нулевой,

В случае реализации элементарных симметричных функций на входы блока 4 формировани результата подаетс код индекса вычисл емой функции. Блок 4 выполнен в виде схемы сравнени , При этом, если во входном коде число единиц равно коду, поданному на входы 7, то на выходе 11 блока 4 формировани

результата будет единичный сигнал, в противном случае - нулевой.

В случае реализации произвольной симметричной функции (системы) блок Д формировани результата вьшолнен в виде блока пам ти,на входы которого с выходов cjTMMaTopa 3 поступает код числа единиц входного кода, вл ющийс адресом чейки, в которой записан выходной код. На вход 7 блока

4 подаетс сигнал с выхода 10 признака окончани вычислений блока 5 управлени , по которому производитс считывание результата и его выдача на выход 11,

сброса которого соединен с одноименным входом блока управлени .

2. Устройство по П.1, о т л и Формула изобретени

лении монотонных (пороговых) симметричных функций, блок формировани результата содержит сумматор порога, причем входы первого слагаемого сум- 1. Устройство дл реализации буле- ю матора порога соединены с входами

вых симметричных функций, содержащее

регистр, сумматор и блок управлени .

аргумента блока, входы второго слагаемого сумматора порога соединены с дополнительными входами величины порога устройства, выход переполнени сумматора порога соединен с выходом блока формировани результата,

отличающеес тем, что.

3. Устройство по п,1, отличающеес тем, что при вычислении элементарных симметричных функс целью повышени быстродействи , в него дополнительно введены блок ком- 15 мутаторов и блок формировани результата , причем инфррмационные входы первой и второй групп блока коммутаторов соединены с выходами соответствующих разр дов регистра и информаци- 20 ° формировани результата со- онными входами устройства соответст- держит схему сравнени , вход первого венно, управл ющие входы коммутато- операнда которой соединен с входом ров блока соединены с выходами номе- аргумента,.блока, вход второго one- ; pa такта блока управлени , перва ранда схемы сравнени соединен с группа выходов коммутатора блока сое- 25 Дополнительным входом величины функ- динена с входом первого слагаемого ции, выход признака равенства срав- сумматора, втора группа выходов ком- нени соединен с выходом блока фор- мутаторов блока соединена с входом мировани результата. Iторого слагаемого сумматора, выходы сумматора соединены с входами аргумента блока формировани результата и информационными входами регистра, синхронизирующий вход которого соединен d тактовым выходом блока управле30

4, Устройство по П.1, о т л и - чающеес тем, что при вычислении произвольных симметричных функций, блок формировани результата содержит блок пам ти, адресные входы которого соединены с входом аргумента блока, вход стробировани считывани блока пам ти соединен с выходом признака окончани вычислени блока управлени , выход блока пам ти соединен с выходом блока формировани результата .

с одноименным входом устройства,выход признака окончани вычислений устройства соединен с одноименным выходом блока управлени , выход блока формировани результата вл етс выходом результата устройства, вход

2. Устройство по П.1, о т л и аргумента блока, входы второго слагаемого сумматора порога соединены с дополнительными входами величины порога устройства, выход переполнени сумматора порога соединен с выходом блока формировани результата,

3. Устройство по п,1, отличающеес тем, что при вычислении элементарных симметричных функ

° формировани результата со держит схему сравнени , вход первого операнда которой соединен с входом аргумента,.блока, вход второго one- ранда схемы сравнени соединен с Дополнительным входом величины функ- ции, выход признака равенства срав- нени соединен с выходом блока фор- мировани результата.

15 0 ° формировани результата со- держит схему сравнени , вход первого операнда которой соединен с входом аргумента,.блока, вход второго one- ; ранда схемы сравнени соединен с 25 Дополнительным входом величины функ- ции, выход признака равенства срав- нени соединен с выходом блока фор- мировани результата.

0

5

0

Claims

Формула изобретения

1. Устройство для реализации буле- ю вых симметричных функций, содержащее регистр, сумматор и блок управления, отличающееся тем, что, с целью повышения быстродействия, в него дополнительно введены блок ком- 15 мутаторов и блок формирования результата, причем информационные входы первой и второй групп блока коммутаторов соединены с выходами соответствующих разрядов регистра и информаци- зо онными входами устройства соответственно, управляющие входы коммутаторов блока соединены с выходами номера такта блока управления, первая группа выходов коммутатора блока сое- 25 динена с входом первого слагаемого сумматора, вторая группа выходов коммутаторов блока соединена с входом гторого слагаемого сумматора, выходы сумматора соединены с входами аргу- зо мента блока формирования результата и информационными входами регистра, синхронизирующий вход которого соединен тактовым выходом блока управления, тактовый вход которого соединен с одноименным входом устройства,выход признака окончания вычислений устройства соединен с одноименным выходом блока управления, выход блока формирования результата является выходом результата устройства, вход сброса которого соединен с одноименным входом блока управления.
2. Устройство по п.1, отличающееся тем, что.при вычислении монотонных (пороговых) симметричных функций, блок формирования результата содержит сумматор порога, причем входы первого слагаемого сумматора порога соединены с входами аргумента блока, входы второго слагаемого сумматора порога соединены с дополнительными входами величины порога устройства, выход переполнения сумматора порога соединен с выходом блока формирования результата,
3. Устройство по п,1, отличающееся тем, что при вычислении элементарных симметричных функций, блок формирования результата содержит схему сравнения, вход первого операнда которой соединен с входом аргумента.блока, вход второго операнда схемы сравнения соединен с дополнительным входом величины функ- . ции, выход признака равенства сравнения соединен с выходом блока формирования результата.
4. Устройство по п.1, отличающееся тем, что при вычислении произвольных симметричных функций, блок формирования результата содержит блок памяти, адресные входы которого соединены с входом аргумента блока, вход стробирования считывания блока памяти соединен с выходом признака окончания вычисления блока управления, выход блока памяти соединен с выходом блока формирования результата.