SU1113799A1 - Устройство дл извлечени квадратного корн - Google Patents

Abstract

УСТРОЙСТВО ДЛЯ ИЗВЛЕ-ЧЕНШ КВАДРАТНОГО КОРНЯ, содержащее счетчик , реверсивный счетчик, схему сравнени , первый триггер, два элемента НЕ, элемент .ИЛИ-НЕ, выход которого соединен с суммирующим входом счетчика , разр дные выводы которого соединены соответственно с первой группой входов схемы сравнени , втора  группа входов которой соединена соответственно с разр дными выходами реверсивного счетчика, счетный вход которого соединен с первым входом элемента ИЛИ-НЕ, тактовым входом устройства и входом первого элемента НЕ, выход которого соединен с тактовым входом триггера, выход которого соединен с управл ющим входом реверсивного счетчика, выход переполнени  которого соединен с вторым входом элемента ИЛИ-НЕ и с входом второго элемента НЕ, выход которого соединен с первым входом триггера, второй вход которого соединен с выходом схемы сравнени , входы сброса счетчика, ре||р1 - Л .ХН , 13.,;:;;, JS SHHJJkiy ffcifi версивного счетчика и триггера соединены с входом начальной установки устройства, отличающеес  тем, что, с целью повьшени  точности, оно дополнительно содержит второй триггер, первый, второй и третий регистры , первый и второй сумматоры, делитель, первую и вторую группу элементов НЕ, элемент задержки, коммутатор , вход конца входной последовательности устройства соединен с тактовыми входами первого и второго регистров , тактовым входом второго триггера и через элемент задержки с тактовым входом третьего регистра, разр дные входы которого соединены I соответственно с разр дными выходами (Л второго сумматора, входы первого слагаемого которого соединены соответственно с выходами коммутатора, перва  группа информационных входов которого соединена соответственно с выходами элементов НЕ второй группы,, входы которых соединены соответственно с выходами делител  и второй группой информационных входов коммутатора , разр дные входы первой группы ее ю ;о делител  соединены соответственно с выходами первого сумматора, входы первого слагаемого которого соединены соответственно с выходами элементов НЕ первой группы, входы которых соединены соответсгвенно с разр дными выходами первого регистра, входы которого соединены соответственно с выходами реверсивного счетчика, разр дные входы второго слагаемого первого сумматора соединены соответстгвенно с входаьо второго слагаемого второго сумматора, разр дными входами второй группы делител  и выходами

Description

второго регистра, разр дные входы которого соединены соответственно с разр дными выходами счетчика, управл ющий вход коммутатора и вход переноса в младший разр д второго сумматора соединены с выходом второго триггера, информахщонный вход которого соединен с выходом первого триггера , вход переноса в младший разр д

3799

. первого сумматора соединен с входом логической единицы устройства, младвшй разр дный вход второй группы делител  и четыре младших разр дных входа второго слагаемого второго сумматора соединены с входом логического нул  устройства, выход результата устройт тва соединен соответственно с разр дными выходами третьего регистра,

Изобретение относитс  к вычислительной технике и предназначено дл  извлечени  квадратного корн  из числа импульсов.

Известно устройство дл  извлечени  квадратного корн , содержащее счетчики , триггер, логические элементы, линию задержки ll.

Основной недостаток данного устройства - низка  точность извлечени  квадратного корн .

Наиболее близким по технической . сущности к предлагаемому  вл етс  устройство, содержащее счетчик., реверсивный счетчик, схему сравнени , ЗК -триггер, два инвертора, элементы ИЛИ-НЕ, причем счетный вход счетчика соединен с выходом первого элемента Шта-НЕ, первый вход которого соединен с выходом переноса реверсивного счетчика, а второй - с тактовым входом устройства, счетный вход реверсивного счетчика соединен с тактовым входом устройства, информацион . ные выходы счетчиков поразр дно сое динены с входами схемы сравнени , выход которой соединен с входом KJK .-триггера, вход JDK -триггера соединен с выходом первого инвертора, вход которого соединен с выходом переноса реверсивного счетчика, тактовый вход 1)К -триггера соединен с выходом второго инвертора, вход которого соединен с тактовым входом устройства , входы установки в нулевое состо ние (R) 3К-триггера, счетчиков соединены с входом установки устройства, выход ЗК -триггера соединен с входом управлени  реверсивного счетчика 2.

Недостатком данного устройства  вл  етс  больша  погрешность преобразовани 

. Цель изобретени  - повышение точности извлечени  квадратного корн .

Поставленна  цель достигаетс  тем, что в устройство дл  извлечени  квадратного корн , содержащее счетчик , реверсивный счетчик, схему сравнени , первый триггер, два элемента НЕ, элемент ИЛИ-НЕ, выход которог соединен с суммирующим входом счетчика , разр дные выходы которого соединены соответственно с первой группой входов схемы сравнени , втора  групп входов которой соединена соответственно с разр дными выходами реверсивного счетчика, счетный вход которого соединен с первым входом элемента ИЛИ-НЕ, тактовым входом устройства и входом первого элемента НЕ, выход которого соединен с тактовым входом триггера, выход которого соединен с управл ющим входом реверсивного счетчика, выход переполнени  которого соединен с вторым входом элемента ИЛИ-НЕ и с входом второго элемента НЕ, выход которого соединен с первым входом триггера, второй вход которого соединен с выходом схемы сравнени , входы сброса счетчика, реверсивного счетчика и триггера

соединены с входом начальной установки устройства, дополнительно введены второй триггер, первый, второй и третий регистры, первый и второй сумматоры , делитель, первую и вторую группы элементов НЕ, элемент задержки , коммутатор, вход конца входной последовательности устройства соединен с тактовыми входами первого и второго регистров, тактовым входом второго триггера и через элемент зАдержки соединен с тактовым входом третьего регистра, разр дные входы которого соединены соответственно с разр дными выкодами второго сумматора , входы первого слагаемого кото рого соединены соответственно с выходами коммутатора, перва  группа информационных входов которого соединена соответственно с выходами элементов НЕ второ группы, входы которых соединены соответственно с выходами делител  и второй группой информационных входов коммутатора, разр дные входы первой группы делител  соединены соответственно с разр дными выходами первого сумматора, входы первого слагаемого которого соединены соответственно с выходами элементов НЕ первой группы, входы которых соединены соответствен но с разр дными выходами первого регистра, входы которого соединены соответственно с выходами реверсивного счётчика, разр дные входы второго слагаемого первого сумматора со единены соответственно с входами второго слагаемого второго сумматора , разр дными входами второй группы делител  и выходами второго регис тра, разр дные входы которого соединены соответственно с разр дными выходами счетчика, управл ющий вход коммутатора и вход переноса в младши разр д второго с т матора соединены с выходом второго триггера, информационный вход которого соединен с выходом первого триггера, вход переноса в младший разр д первого сумматора соединен с входом логической единицы устройства, младший разр дный вход второй группы делител  и четыре млад ших разр дных входа второго слагаемо го второго сумматора соединены с вхо дом логического нул  устройства, выход результата устройства соединен соответственно с разр дными выходами третьего регистра. На чертеже представлена блок-схем устройства дл  извлечени  квадратного корн . Устройство содержит счетчик 1, реверсивный счетчик 2, схему сравнени  3, первый триггер 4, элемент ИЛИ НЕ 5, элементы НЕ 6 и 7, регистры 8 и 9, второй триггер 10, группу элементов НЕ 11, сумматор 12, делитель 13, группу элементов НЕ 14, коммутатор 15, сумматор 16, элемент задержки 17, регистр 18, вход 19 конца входной последовательности. Устройство дл  извлечени  квадратного корн  работает следующим образом . В исходном состо нии пр мой выход триггера 4, информагцюнные выходы счетчика 1 и реверсивного счетчика 2 установлены в нулевое состо ние импульсов по входу Установка. После поступлени  на тактовый вход первого импульса () суммирующий счетчик 1 получает единичное приращение, а пр мой выход триггера 4 устанавливаетс  в единичное состо ние , переключа  реверсивный счетчик 2 в режим пр мого счета. При этом реверсивный счетчик 2 получает единичное приращение, его выход переноса переходит в единичное состо ние, устанавлива  тем самым потенциал логического нул  на первом входе триггера 4. Схема сравнени  3 в этот момент фиксирует равенство содержимых реверсивного счетчика 2 и счетчика 1. Выходным сигналом схемы сравнени  3 устанавливаетс  потенциал логической единицы на втором входе триггера 4. С приходом на тактовый вход следующего импульса () элемент ИЛИ-НЕ 5 запрещает прохождение этого импульса на счетный вход счетчика 1, при этом пр мой выход триггера 4 переключаетс  в нулевое состо ние, устанавлива  счетчик 2 в режим обратного счета. Реверсивный счетчик 2 возвращаетс  в нулевое состо ние. С приходом на тактовый вход третьего импульса () счетчик 1 получает единичное приращение (его содержимое становитс  равным 2), а содержимое реверсивного счетчика 2 становитс  равным 1. При поступлении на тактовый вход устройства четвертого импульса () содержимое реверсивного счетчика 2 возрастает до 2, и схема сравнени  3 фиксирует равенство содержимых счетчика 1 и реверсивного счетчика 2, поскольку состо ние счетчика 1 не измен етс . В этом случае возобновл етс  полный цикл, как показано в табл.1 (в ней N - число импульсов, поступающих на тактовый вход устройства, А - содержимое реверсивного счетчика 2, 6 - содержимое счетчика 1), Таким образом, после установки в нулевое состо ние реверсивный счетчик 2 работает один цикл в режиме пр мого счета (до момента равенства содержимых счетчика 1 и реверсивного счетчика -2), а после этого - один цикл в режиме обратного счета. В результат число импульсов, поступивших на сче ный вход счетчика J, равно значению VTT , округленному до значени  ближайшего целого числа. По окончании входной последова- тельности импульсов происходит обработка Содержимого суммирукицего счетчика 1 и реверсивного счетчика 2 в соответствии со следующей приближенной формулой (полученной путем преоб разовани  по Тейлору): -|р7х ь где, как видно из табл.2, . -А/ при Oi 0, (2) Г+ /В-1- /В-. А/ при (3) (в табл,2А- содержимое реверсивного счетчика 2, 9 - содержимое счетчика 1,0- состо ние пр мого выхода триг гера 4). Обработка происходит следующим о разом. По окончании последовательности импульсов, поступающей на тактовый вход -устройства, импульс Конец последовательности , поступающий на вход 19, разрешает параллельную запись содержимых реверсивного счетчика 2 и Счетчика 1 соответственно в первый регистр 8 и второй регистр 9, а также запись состо ни  пр мого выхода триггера 4 в триггер 10. Со , держимое регистра 9, проинвертированное группой элементов НЕ 11, посредством сумматора 12 складываетс  с содержимым регистра 8 и с единицей котора  посто нно присутствует на входе переноса младшего разр да сум , матора 12. Это равносильно вычитанию содержимого регистра 9 из содержимого регистра 8, т.е. вычислению модул . числа X. Делитель 13 двух двоичных чисел осуществл ет вычисление частного 2 . При этом в качестве числа 2 6 используетс  двоичное число разр дностью .п + 1 (где h - разр д ность числа 6 , хранимого в регистр 8), которое сдвинуто на один разр д в сторону старших разр дов. На выходе коммутатора 15, в зависимости от состо ни  пр мого выхода триггера 10, в который записано значение Q , получаетс  пр мой (при Q 0) или инверсный (при Q 1) код чис|Х1 ,„1.1 ла - (инверсный код числа у получаетс  в помощью второй группы элементов НЕ 14). Код, полученный на выходе коммутатора 15, на сумматоре 16 складываетс  с пр мым кодом числа Ъ , хранимым в регистре 8, и с единицей (при Q 1) или нулем (при ), поступающими с пр мого выхода триггера 10 на вход переноса младшего разр да сумматора 16. На выходе сумматора 16 при этом получаетс  число 6 L (при ) или Ь- (при 6 1), т.е. значение /N , вычисленное по формуле (1). Это число по импульсу Конец последовательности , поступающему на вход 19 и задержанному линией задержки 17 на врем. , равное максимальной длительности цикла обработки содержимых суммирук цего счетчика 1 и ревер .сивного счетчика 2, записьгоаетс  в регистр 18. В табл.3 привод тс  значени  максимальных относительных погрешностей вычислени  значени  дл  прототипа ( сГпкхх ) и предлагаемого (). Количество двоичных разр дов в дробной части числа, равного /N , зависит от степени приближени  формулы (1) к истинному результату. Таким образом, введение в известное устройство новых элементов: трех регистров, двух сумматоров, делител , двух групп элементов НЕ, коммутатора, триггера, линии задержки - позвол ет существенно повысить точность извлечени  квадратного корн , при этом быстродействие схем, обрабатьшакмцих результаты функционировани   дра устройства ,, не накладывает существенных ограничений на рабочую частоту  дра устройства, так как обработка производитс  по окончании входной последовательности импульсов. Врем  обработки при этом зависит от примен емой элементной базы и от точности вычислений:при больших N она пренебрежимо мала по сравнению с временем работы  дра устройства. АО1 О 12 1012 ВО11 222233 010121012 321 011222233 33 О 1 1 2 3 3 300 +1-1 О +1 +2 -2 -1 О +1 01011001 110,0 в , % 6,1 2,0,1,04 d -, , % 29,318,413,4

Таблица 1

Таблица 3 32 10 12343 333344А44 0 12 34 33 4 4 3 / 3 «. 44 4 +2 +3 -3 -2 -1 О О 1111 0,42 0,12 0,03 0,005 0,0015 0,0004 8,71 4,65 2,41 0,985 0,496 0,249

Claims (1)

1. УСТРОЙСТВО ДЛЯ ИЗВЛЕЧЕНИЯ КВАДРАТНОГО КОРНЯ, содержащее счетчик, реверсивный счетчик, схему сравнения, первый триггер, два элемента НЕ, элемент ИЛИ-НЕ, выход которого соединен с суммирующим входом счетчика, разрядные выходы которого соединены соответственно с первой группой входов схемы сравнения, вторая группа входов которой соединена соответственно с разрядными выходами реверсивного счетчика, счетный вход которого соединен с первым входом элемента ИЛИ-НЕ, тактовым входом устройства и входом первого элемента НЕ, выход которого соединен с тактовым входом триггера, выход которого соединен с управляющим входом реверсивного счетчика, выход переполнения которого соединен с вторым входом элемента ИЛИ-НЕ и с входом второго элемента НЕ, выход которого соединен с первым входом триггера, второй вход которого соединен с выходом схемы сравнения, входы сброса счетчика, ре- версивного счетчика и триггера соединены с входом начальной установки устройства, отличающееся тем, что, с целью повышения точности, оно дополнительно содержит второй триггер, первый, второй и третий регистры, первый и второй сумматоры, делитель, первую и вторую группу элементов НЕ, элемент задержки, коммутатор, вход конца входной последовательности устройства соединен с тактовыми входами первого и второго регистров, тактовым входом второго триггера и через элемент задержки с тактовым входом третьего регистра, разрядные входы которого соединены соответственно с разрядными выходами второго сумматора, входы первого слагаемого которого соединены соответственно с выходами коммутатора, первая группа информационных входов которого соединена соответственно с выходами элементов НЕ второй группы,, входы которых соединены соответствен-; но с выходами делителя и второй труп-; пой информационных входов коммутатора, разрядные входы первой группы делителя соединены соответственно с выходами первого сумматора, входы первого слагаемого которого соединены соответственно с выходами элементов НЕ первой группы, входы которых соединены соответственно с разрядными выходами первого регистра, входы которого соединены соответственно с выходами реверсивного' счетчика, разрядные входы второго слагаемого первого сумматора соединены соответстг' венно с входами второго слагаемого второго сумматора, разрядными входами второй группы делителя и выходами

   1 1 13799 второго регистра, разрядные входы которого соединены соответственно с разрядными выходами счетчика, управляющий вход коммутатора и вход переноса в младший разряд второго сумматора соединены с выходом второго триггера, информационный вход которого соединен с выходом первого триггера, вход переноса в младший разряд первого сумматора соединен с входом логической единицы устройства, младший разрядный вход второй группы делителя и четыре младших разрядных входа второго слагаемого второго сумматора соединены с входом логического нуля устройства, выход результата устройства соединен соответственно с разрядными выходами третьего регистра,