SU1097994A1 - Устройство дл преобразовани двоичного кода в код системы счислени с отрицательным основанием /его варианты/ - Google Patents

Abstract

1. Устройство дл  преобразовани  двоичного кода в код системы счислени  с отрицательным основанием , содержащее элемент И, отличающеес  тем, что, с целью расширени  области применени  устройства за счет оберпечени  возможности преобразовани  отрицательных двоичных чисел в пр мом коде, устройство содержит одноразр дный сумматор, два элемента задержки и узел тактировани , причем информационный вход устройства соединен с первым входом одноразр дного сумматора, выход суммы которого соединен с первым входом элемента И и выходом устройства, выход элемента И через первый элемент задержки соединен со вторым входом одноразр дного сумматора, вы9 ход переноса одноразр дного сумматора через второй элемент задержки соединен с третьим входом одноразр дного сумматора, тактовый вход устройства соединен с и формационным входом узла тактировани , знаковый вход устройства соединен с управл ющим входом узла тактировани , выход которого подключен к второму входу г элемента И. со с

Description

2. Устройство дл  преобразовани  двоичного кода в код системы счислени  с отрицательным основанием, содержащее элемент И, отличающеес  тем, что, с целью расширени  области применени  устройства за счет обеспечени  возможности преобразовани  отрицательных двоичных чисел в пр мом коде, устройство содержит полусумматор, элемент ИЛИ, элемент задержки и узел тактировани , причем информационный вход устройства соединен с первым входом полусумматора, выход суммы которого соединен с первым входом элемента И и выходом устройства, выход элемента И подключен к первому входу элемента ИЛИ, второй вход которого подключен к выходу переноса полусумматора , выход элемента ИЛИ через элмент задержки подключен ко второму входу полусумматора, тактовый вход устройства соединен с информационным входом узла тактировани , знаковый вход устройства соединен с управл ющим входом узла тактировани , выход которого подключен к второму входу элемента И.

3. Устройство по пп. 1 и 2, отличающеес  тем, что узел тактировани  содержит триггер и коммутатор , выход которого соединен с выходом узла, информационные входы коммутатора подключены к пр мому и инверсному выходам триггера, счетный вход которого соединен с информационным входом узла, управл ющий вход узла соединен с управл ю1цим входом коммутатора.

1

Изобретение относитс  к цифровой вычислительной технике и может быть использовано в арифметических устройствах ЭВМ, работающих в системах счислени  с отрицательными основани ми .

Известно, что любое число А моп

жет быть представлено как А .L.fc-6

где В -1 и О 4 b .SПодобное

представление чисел позвол ет записывать положительные и отрицательные числа без специального указани  знака. Выполнение арифметических операций при этом заключаетс  только в действи х над собственно числами , каких-либо операций над знаками производить не приходитс , что упрощает выполнение арифметических операций 1 .

Устройства, работающие в системе счислени  с отрицательным основанием , могут работать совместно с обычной двоичной аппаратурой, и ЭТО требует перевода чисел из одной системы счислени  в другую. Задача эта может решатьс  программным путем 2

Однако это не всегда  вл етс  удобным, так как требует использовани  универсальных вычислительных машин .

Наиболее близким к предлагаемому по технической сущности  вл етс  устройство дл  преобразовани  двоичного кода в код системы счислени  с отрицательным (минус - двоичным) основанием , содержащее два триггера, элементы И, И-НЕ, НЕ, причем счетный вход первого триггера соединен с тактовым входом второго триггера,с тактовым входом устройства, информационный вход которого подключен к первым входам первого элемента И.и первого элемента И-НЕ и ко входу элемента НЕ, выход которого соединен с первыми входами второго элемента И второго элемента И-НЕ, пр мой и инверсный выходы первого триггера подключены ко вторым входам первого и второго элег ентов И соответственно, выходы которых соединены с установочными входами второго триггера, пр мой и инверсный выходы которого соединены со вторыми входами второго и первого элементов И-НЕ соответственно , выходы которых подключены ко входам третьего элемента И-НЕ, выход которого  вл етс  выходом устройства Csj. Недостатком данного устройства  вл етс  мала  область применени , поскольку оно предназначено дл  пре образовани  двоичных чисел в дополнительном коде. Если двоичные числа отрицательные .и представлены в пр мом коде, то приходитс  использоват преобразователь пр мого кода в допо нительньй и обратно, что примерно вдвое увеличивает оборудование и уменьшает быстродействие. Цель изобретени  - расширение об ласти применени  устройства за счет обеспечени  возможности преобразова ни  двоичных чисел в пр мом виде. Поставленна  цель достигаетс  тем, что устройство дл  преобразова ни  двоичного кода в код системы . счислени  с отрицательным основанием , содержащее элемент И, содержит одноразр дный сумматор, два элемента задержки и узел тактировани , причем информационный вход устройства соединен с первым входом одноразр дного сумматора, выход суммы которого соединен с первым входом элемента И и выходом устройства, вы ход элемента И через первый элемент задержки соединен со вторым входом одноразр дного сумматора, выход переноса одноразр дного сумматора через второй элемент задержки соедине с третьим входом одноразр дного сум матора, тактовый вход устройства со динен с информационным входом узла тактировани , знаковый вход устройства соединен с управл ющим входом узла тактировани , выход которого подключен к второму входу элемента Кроме того, устройство дл  преоб разовани  двоичного кода в код системы счислени  с отрицательным осно ванием, содержащее элемент И, содер жит полусумматор, элемент ИЛИ, элемент задержки и узел тактировани , -причем информационньй вход устройст ва соединен с первым входом полусум матора, выход суммы которого соединен с первым входом элемента И и выходом устройства, выход элемента И подключен к первому входу элемент ИЛИ, второй вход которого подключен к выходу переноса полусумматора, выход элемента ИЛИ через элемент задержки подключен ко второму входу полусумматора, тактовый вход уст ройства соединен с информационным входом узла тактировани , знаковый 44 вход устройства соединен с управл ющим входом узла тактировани , выход которого подключен .к второму входу элемента И. Узел тактировани  содержит триггер и коммутатор, выход которого соединен с выходом узла, информационные входы коммутатора подключены к пр мому и инверсному выходам триггера , счетный вход которого соединен с информационным входом узла, управл ющий вход узла соединен с управл ющим входом коммутатора. На фиг. 1 представлен первый вариант выполнени  устройстваJ на фиг. 2 - второй вариант выполнени  устройства-, на фиг. 3 - пример выполнени  узла тактировани ; на фиг. 4 - другой пример вьтолнени  узла тактировани . Устройство дл  преобразовани  двоичного кода в код системы счислени  с отрицательным основанием по первому варианту (фиг. 1) содержит одноразр дньй сумматор 1, элемент И 2, элементы задержки 3, 4 и узел тактировани  5. Информационный вход 6 устройства соединен с.первым входом сумматора 1, выход суммы которого подключен к выходу 7 устройства и первому входу элемента И 2, выход которого соединен со входом элемента задержки 3. Выход переноса сумматора 1 подключен ко входу элемента задержки 4. Выходы элементов задержки 3 и 4 соединены со вторым и третьим входами сумматора 1 соответственно . Знаковый вход 8 устройства подключен к управл ющему входу узла 5, информационный вход которого соединен с тактовым входом 9 устройства, а выход - со вторым входом элемента И 2. Устройство дл  преобразовани  двоичного кода в код системы счислени  с отрицательным основанием по второму варианту (фиг. 2) содержит полусумматор 10, элемент И 2, элемент ИЛИ 11, элемент задержки 3 и узел тактировани  5. Информационный вход 6 устройства соединен с первым входом полусумматора 10, выход суммы которого подключен к выходу 7 устройс тва и к первому входу элемента И 2, выход которого соединён с -первым входом элемента ИЛИ 1i, второй вход которого подключен к выходу переноса полусумматора 10,, выход элемента ИЛИ 11 через элемент задержки 3 подключен ко второму входу полусумматора to. Знаковый вход 8 устройства подключен к -управл ютцему входу узла 5s информационный вход которого с тактовым входом 9 устсоединен ройствад а выход - со вторым входом элемента И 2. Узел тактировани  5 предназначен дл  пропуска в зависимости от знака преобраэуемог о числа только четных апи только нечетных тактовых импух ьсов из серии импульсов, из ко го.рых поставлзн в соответствие очере/ . разр ду преобразуемого чис-гш i поступающему на вход устройства в последовательной форме. Выполнение узла S может быть самым разнообразаь н . Например э как показано на фиг, 3j узел 5 содержит триггер 12 к коммутатор 13, выход которого  вл етс  вькодок узла- 5, управл ющий вход соединен с управл ющим входом узла 5 (соединенного совходом 8 устройства)S а информационные вхо- ды подключены к пр мому и инверсному вьЕсодам триггера 12, счетный вход ко7орого подключен к информационному входу узла 5 (соединенному со входом 9 устройства), KoMi syTaTop 13 может бытьJ например, выполнен на элементах И lAj 15s МИ 16 (может быть выполнен так се и по другому, например на логических элементах другого типа Триггер 12 перед началом работы обнул етс  сигналом, поступаю дим на его установочный вход. Узел 5, вьшол ненный таким образом, может быть лрименен в случаеj если сигнал на ; 1ходе 8  вл етс  потенциальным (поддерживаетс  посто нным в течение всего времени работы устройства), Ес ли сигнал на входе 8 импульсный, узел 5 может быть вьтолнен на триггере 17, пр мой выход которого  вл етс  выходом узла 5. счетный вход со динен с информационным входом узла 5 (входом 9)s управл ющий вход кото рого (вход 8) соединен с установочным входом триггера 17 осуществл   предварительную установку триггера Устройство работает следующим об разом , В первом варианте в случае преоб разовани  положительных чисел узел 5 подает разрешающий сигнал на второй вход элемента И 2 в четные работы устройства5 т,е, в те так 46 ты, когда на вход 6 поступают четные разр ды преобразуемого двоичного кода. Преобразуемое двоичное число в пр мом коде должно быть представлено п (t+2) разр дами, где t число двоичных разр дов., обеспечивающее динамический диапазон преобразуемых двоичных чисел. При выбранной схемной реализации узла 5 тактовые сигналы, поступающие по входу 9, должны несколько опережать соответствующие им информационные сигналы на входе 6 с тем, чтобы к моменту по влени  сигнала на выходе суммы сумматора I переходные процессы в схеме узла 5 бьши уже закончены и элемент И 2 был наделено закрыт (или открыт) по второму входу, при этом в случае наличи  1 на выходе суммы сумматора 1 (в четном такте) она проходит через открытьй элемент И 2 на вход элемента задержки 3, с выхода которого она в следзпощем такте поступает на второй вход сумматора 1, В случае образовани  1 на выходе переноса сумматора 1, она, будучи задержанной на один такт (элементом задержки 4), приходит на третий вход сумматора 1. Процесс преобразовани  покажем на примере преобразовани  двоичного кода С 00111 в код системы счислени  с отрицательным основанием . В первом такте работы значение 1 младшего разр да кода С, поступающее на вход сумматора 1, проходит на его выход, а следовательно, на выход 7 устройства. Элемент И 2 в первом такте закрыт отсутствием разрешающего сигнала на выходе узла 5. Во втором такте значение 1 второго разр да кода С (нумераци  разр дов идет со стороны младших) также поступает на выход 7, однако ввиду того что на выходе узла 5 присутствует разрешающий сигнал, это значение, кроме того, проходит на вход элемента задержки 3, который осуществл ет его запоминание до начала следующего (третьего) такта . В третьем такте значени  1 поступают как на первый, так и на второй входы сумматора 1. При этом на выходе сумматора 1 формируетс  значение О (которое поступает на выход 7, а на выходе переноса - значение 1, которое запоминаетс  элементом задержки 4 до начала четвертого такта). В четвертом такте на первый и второй входы сумматора 1 поступают значени  О, а на трет вход (с выхода элемента задержки 4) - значение 1. На выходе суммы сумматора 1 при этом формируетс  значение 1, которое поступает на выход 7 устройства и через открытый элемент И 2 (поскольку на выходе уз ла 5 в четвертом такте подан разрешающий сигнал) - на вход элемента задержки 3. В п том такте значение 1 с йыхода элемента задержки 3 по тупает на второй вход сумматора 1, формиру  на его выходе суммы значение 1, которое поступает на выход 7. Таким образом, на выходе 7 устройства за п ть тактов формируетс  код А 11011, который  вл етс  пре ставлением кода С в системе счислени  с отрицательным основанием В- -2(А (-2)И-(-2Й + (-2)-0 ч +)(-2) 1 + (-2)- 1 16 -8 + 0-2 + 1 7; С + + + + 2.1+2-1 0 + 0 + 4 + 2+1 7). При преобразовании отрицательных чисел работа устройства аналогична описанной вьше с той лишь разницей, что подача разрешающего сигнала на выходе узла 5 осуществл етс  в нече ные такты работы устройства. Во втором варианте (фиг. 2) логика работы по существу та же. Узел 5 функционирует идентично тому, как было показано в первом варианте вьщает сигналы на выходе только в четные такты работы устройства при преобразовании положительных чисел (значение О на входе 8) или только в нечетные такты работы устройства при преобразовании отрицательных чисел (значение 1 на входе 8) 1 поступает на один из входов элемента ИЛИ 11 либо в случа возникновени  сигнала 1 на выходе суммы полусумматора 10 в том такте, когда на выходе узла 5 имеетс  разрешающий сигнал, либо в случае возникновени  сигнала 1 на выходе переноса полусумматора 10. Логика работы устройства исключает одновременное по вление сигналов 1 на обоих входах элемента ИЛИ 11. В случае по влени  сигнала 1 на одном из входов элемента ИЛИ 4 он проходит на вход элемента задержки 3, который осуществл ет его запоминание до начала следующего такта. Полусумматор 10 осуществл ет последовательное преобразование разр дов двоичного кода, начина  с младшего , следующим образом. Если в предыдущем такте на вход элемента задержки 3 не поступал сигнал 1, данный разр д преобразуемого кода проходит на выход 6 без изменени ; если в предыдущем такте на вход элемента задержки 3 поступал сигнал 1, данный разр д преобразуемого кода инвертируетс . Таким образом, предлагаемое устройство при небольшом количестве оборудовани  позвол ет осуществл ть преобразование двоичного кода в код системы счислени  с отрицательным основанием. По сравнению с прототипом данное устройство позвол ет осуществл ть преобразование как положительных , так и отрицательных чисел , заданных пр мым кодом (без предварительного преобразовани  пр мого кода в дополнительный), что позвол ет в этом случае расширить область применени  устройства. При своей реализации второй вариант при незначительном увеличении такта работы требует меньшего количества оборудовани  и  вл етс  предпочтительным.

Риг.З

фиг.2

Claims (1)

1. Устройство для преобразования двоичного кода в код системы счисления с отрицательным основани- ем, содержащее элемент И, отличающееся тем, что, с целью расширения области применения устройства за счет оберпечения возможности преобразования отрицательных двоичных чисел в прямом коде, устройство содержит одноразрядный сумматор, два элемента задержки и узел тактирования, причем информационный вход устройства соединен с первым входом одноразрядного сумматора, выход суммы которого соединен с первым входом элемента И и выходом устройства, выход элемента И через первый элемент задержки соединен со вторым входом одноразрядного сумматора, вы- § ход переноса одноразрядного сумматора через второй элемент задержки соедйнен с третьим входом одноразрядного сумматора, тактовый вход устройства соединен с информационным входом узла тактирования, знаковый вход устройства соединен с управляющим входом узла тактирования, выход которого подключен к второму входу элемента И.