SU809150A1 - Преобразователь двоичного кодаВ дВОичНО-дЕС ТичНый - Google Patents

Description

(54) ПРЕОБРАЗОВАТЕЛЬ ДВОИЧНОГО КОДА В ДВОИЧНО-ДЕСЯТИЧНЫЙ

I

Изобретение относитс  к автоматике и цифровой вычислительной технике и может быть использовано при построении двоично-дес тичных преобразователей.

Известен преобразователь двоичного кода в двоично-дес тичный, содержащий сдвиговый регистр, состо щий из последовательно соединенных тетрад, блоков коррекции, блоки коммутации и синхронизации 1.

Недостаток известного преобразовател  состоит в относительно низком быстродействии , св занном с необходимостью двух тактов на один шаг преобразовани , а также в сложности преобразовател , св занной с наличием блоков анализа содержимого тетрады .

Наиболее близким к предлагаемому по технической сущности  вл етс  преобразователь двоичного кода в двоично-дес тичный, содержащий сдвиговый регистр, выполненный в виде п последовательно соединенных тетрад,, где п-число разр дов двоично-дес тичного кода, п блоков коррекции, выходы трех младщих разр дов каждого из которых соединены с информационными входами трех старших разр дов соответствующих

тетрад, выход старшего разр да i-ro (i 1 - (п-1) блока коррекции соединен со входом младшего разр да (1-ь1)-ой тетрады , входы каждого блока коррекции соединены с разр дными выходами соответствующей тетрады 2.

Недостаток данного преобразовател  состоит в относительно большой сложности, св занной с трудностью применени  блоков повышенной степени интеграции.

Цель изобретени  - упрощение преобразовател .

Поставленна  цель достигаетс  тем, что в преобразователь двоичного кода в двоично-дес тичный , содержащий сдвиговый регистр , выполненный в виде п последовательно соединенных тетрад, где п-число разр дов двоично-дес тичного кода, п блоков коррекции, выходы трех младщих разр дов каждого из которых соединены с информационными входами трех старщих разр дов соответствующих тетрад, выход старщего

Claims (2)

1. разр да -го (i i - (п-1) блока коррекции соединен со входом младщего разр да (1 + 1)-ой тетрады, входы каждого блока коррекции соединены с разр дными выходами соответствующей тетрады, дополнительно содержит на каждую тетраду два. ключа и инвертор, а блок коррекции выполнен в виде четырехразр дного сумматбра, выход старшего разр да которого соединен непосредственно с управл ющим входом первого ключа и через инвертор - с управл ющим входом второго ключа соответствующей тетрады, выходы ключей соединены соответственно со входом сдвига и входом записи соответствующей тетрады, входы всех ключей соединены с входом синхронизации преобразовател . На чертеже представлена блок-схема преобразовател . Предлагаемый преобразователь содержит тетраду 1, блок 2 коррекции, выполненный в виде четырехразр дного сумматора , первый 3 и второй 4 ключи и инвертор 5. Выход старшего разр да i-ro блока 2 коррекции св зан с объединенными входами 6 и 7 дл  параллельного и последовательного ввода данных в младщий разр д (i-f. 1)-ой тетрады. Выход старшего разр да блока 2 коррекции соединен также с управл ющими входами ключа 3 и через инвертор 5 с управл ющим входом ключа 4. Выход ключа 3 соединен со входом записи данных в тетраду, а выход ключа 4 соединен со входом сдвига данных в тетраде. Входы ключей соединены с входом 8 синхронизации преобразовател . Преобразователь работает следующим образом В течение каждого такта преобразоваНИЯ к содержимому тетрады 1 в блоке 2 коррекции добавл етс  число три независимо от величины числа, поступающего из тетрадь 1. Если результат меньше восьми, что равносильно тому, что исходное содержимое тетрады меньше п ти, то на выходе старшего разр да блока 2 коррекции образуетс  сигнал логического «О, которым запираетс  ключ 3. Этот же сигнал, преобразованный инвертором 5 в логическую «1, открывает ключ 4. В результате тактовый им пульс с входа 8 синхронизации преобразовател  вызывает сдвиг данных в тетраде, а поскольку сигнал с выхода старшего разр да блока коррекции проходит на входы 6 и 7 следующей тетрады, а на входы 6 и 7 рассматриваемой тетрады поступает сигнал с выхода старшего разр да предыдушей тетрады, в надлежащие состо ни  установ тс  и триггеры младших разр дов рассматриваемой и следующей тетрад. Если в результате добавлени  числа три к содержимому тетрады на выходе старщего разр да блока коррекции образуетс  сигнал логической «1, то есть исходное содержимое тетрады больше п ти, то этим сигналом тактовый импульс с входа 8 синхронизации преобразовател  через ключ 3 пропускаетс  на вход записи данных в тетраду , благодар  чему в нее со сдвигом на один разр д в сторону увеличени  значени  записываетс  откорректированное число с блока 2 коррекции, а также осуществл етс  запись новых состо ний в младшие разр ды рассматриваемой и следующей тетрад. Таким образом, в предлагаемом преобразователе исключены блоки анализа состо ний блоков коррекции тетрад, что упрощает преобразователь. Вместе с тем упрощаетс  функционирование преобразовател , так как за каждый такт преобразовани  выполн етс  в зависимости от состо ни  только одного эле.мента блока коррекции либо операци  сдвига данных в тетраде, либо операци  записи в нее откорректированной информации. Формула изобретени  Преобразователь двоичного кода в двоично-дес тичный , содержащий сдвиговый регистр, выполненный в виде п последовательно соединенных тетрад, где п-число разр дов дЕ.оично-дес тичного кода, п блоков коррекции, выходы трех младших разр дов каждого из которых соединены с информационными входами трех старших разр дов соответствующих тетрад, выход старщего разр да i-ro (i l - (п-1) блока коррекции соединен со входом младшего разр да (1+1)-ой тетрады, входы каждого блока коррекции соединены с разр дными выходами соответствующей тетрады, отличающийс  тем, что, с целью упрощени  преобразовател , он содержит на каждую тетраду два ключа и инвертор, а блок коррекции выполнен в виде четырехразр дного сумматора , выход старшего разр да которого соединен непосредственно с управл ющим входом первого ключа и через инвертор - с управл ющим входом второго ключа соответствующей тетрады, выходы ключей соединены соответственно со входами сдвига и записи соответствующей тетрады, входы всех ключей соединены с входом синхронизации преобразовател . Источники информации, прин тые во внимание при экспертизе I. Патент США № 3026034, кл. 235-155, опублик. 1965.
2. 2. V. Thomas RHVNE Serial Binary to Decimal and Decimal to Binary Conversion IEEE Trans on Comput. 1970, № 9, p. 808809 , des. 2, 4 (прототип).

   vn

   A

   k-N.

   5 -О

   77;