SU760085A1 - Преобразователь двоично-десятичных чисел в двоичные i - Google Patents

Description

Изобретение относится к области автоматики а вычислительной техники и может быть использовано при. построении преобразователей кодов *как правильных и смешанных дробей, так и целых чисел.

Известен преобразователь двоично-десятичных ® чисел в двоичные, содержащий регистр тетрады, блок хранения двоичных эквивалентов, переключатель эквивалентов и сумматор (11- , < .

Недостаток этого преобразователя состоит в низком быстродействии из-за зависимости скорости его работы от числа двоичных разрядов.

. Наиболее близким по технической сущности и схемному решению является преобразователь ъ двоично-десятичных чисел в двоичные, содержа; щий накопительный сумматор, регистр тетрады, переключатель эквивалентов, блок хранения двоичных эквивалентов, сдвигатель и блок управления, вход которого соединен ’с управля- _м ющей шиной преобразователя, входом переключателя эквивалентов и первым входом регистра тетрады, второй вход которого соединен с входной шиной преобразователя, выход переключа2

тейя эквивалентов соединен с входом блока хранения двоичных, эквивалентов, выход которого соединен с первым входом сдвигателя, выход которого-соединен с первым входом накопительного сумматора, выход которого является выходом преобразователя [ 2).

Недостаток данного преобразователя состоит в сравнительно невысоком быстродействии, поскольку он затрачивает три такта на обработку ‘одного двоично-десятичного разряда.

Цепью изобретения является увеличение быстродействия за счет сокращения времени умножения на 10 до двух тактов.

< Для этого преобразователь дополнительно содержит первый, второй, третий и четвертый элементыИ, первый, второй, третий и четвертый элементы ИЛИ, первый и второй элементы ЗАПРЕТ, причем выход первого элемента И соединен с инверсным входом первого элемента ЗАПРЕТ исо вторым входом накопительного сумматора, третий вход которого соединен с выходом Первого элемента ЗАПРЕТ, первый, второй и третий входы второго элемента И соединены с соответствующими выходами регистра тетрады,

3 760085 4

первый, второй и инверсный входы третьего элемента И соединены с первым, вторым и третьим выходам регистра тетрада, выход второго элемента И соединен с первым инверсным входом четвертого элемента И, инверсным входом второго элемента ЗАПРЕТ и первыми входами первого и второго элементов ИЛИ, выход третьего элемента И соединен со вторым инверсным входом четвертого элемента И, первым входом третьего элемента ИЛИ и вторым входом второго элемента ИЛИ, выход которого соединен с первым входом первого элемента И, .прямой вход второго элемента ЗАПРЕТ соединен с третьим выходом регистра тетрады, четвертый выход которого соединен со вторым входом первого элемента ИЛИ, второй, третий, четвертый и пятый входы блока управления соединены соответственно с первым выходом регистра тетрады, выходом Четвёртого элемента И, выходами третьего и первого элементов · ₂θ ИЛИ, первый, второй, третий й четвертый выходы блока управления соединены с соответствующими входами сдвигателя и четвертого элемента ИЛИ, выход которого соединен с прямым входом первого элемента ЗАПРЕТ, пятый вы- ₂₅

........ ход блока, управления соединён со вторым

входом первого элемента И.

Блок управления содержит генератор импульсов, пятый, шестой; седьмой и восьмой элемен- ; ты И, выходы которых являются соответству- ₃₀ ющими выходами , блока управления, вход генератора импульсов является первым входом блока управления, первые входы пятого,/шестого, седьмого и восьмого элементов И'являются вторым, третьим, четвертым й пятым вхо- ₃₅ дами блока управления, первый выход генератора Импульсов соединен со вторыми входами пятого и шестого элементов И и является пятым выходом блока управления, а второй выход генератора импульсов соединен со вторыми входами седьмого и восьмого элементов И.,

На чертеже представлена блок-схема преобразователя двоично-десятичных чисел в двоич/"//' / йые/ /. //'2' - /// <

Предлагаемый преобразователь содержит переключатель 1 эквивалентов, блок 2 хранения двоичных эквивалентов, регистр 3 тетрады, сдвйгатель 4, накопительный сумматор 5, блок 6 управления преобразованием, состоящий из генератора 7 импульсов и четырех элементов И 8—11; элементы И 12—15, в третьем из которых один, а в четвертом два входа инверсных; элементы ИЛИ 16-19, элементы ЗАПРЕТ 20,

21; входную шину 22 двоично-десятичных разрядов числа, '.управляющую шину 23 и выходную шину 24 преобразователя.

Принцип работы преобразователя заключает· - ся в следующем.

Управляющий импульс, поступающий в каждом цикле на шину 23, записывает вводимый двоично-десятичный разряд преобразуемого числа в регистр 3 тетрады и запускает в работу блок 6 управления преобразованием.. Этот же управляющий импульс для данного разряда переводит переключатель 1 эквивалентов на считывание из блока 2 соответствующего эквивалента Ю д* . Количество двоичных эквивалентов определяется разрядностью десятичных чисел. Выбранный двоичный эквивалент поступает параллельным кодом на вход сдвигателя 4 и используется далее в качестве слагаемого в накопительном сумматоре 5, формирующим двоичный код числа. Сдвйгатель 4 реализован в частном случае по схеме четырехвходового коммутатора' для каждого двоичного разряда, на информационные входы которого заведены соответствующие разряды двоичного эквивалента, дающие на выходе по сигналам блока 6 параллельный код двоичного эквивалента без сдвига или со сдвигом кода на один, два или три разряда в сторону старших разрядов, что соответствует умножению эквивалента на число два, четыре или восемь/ Генератор Ί блока 6 при получении каждого управляющего импульса вырабатывает два одиночных тактовых импульса, каждый из которых выдается по отдельной шине и служит стробом при формировании сигналов управления преобразованием. Второй тактовый Импульс задержан по времени относительно первого. Преобразование каждого двоично-десятичного разряда осуществляется путем накапливания в сумматоре 5 результирующего двоичного кода на основе соответствующего эквивалента по данным результата анализа входной тетрада. Если на выходе регистра 3 тетра·· ды присутствует логическая единица только в первом (младшем) разряде, т.е. очередная десятичная цифра равна единице, то по второму тактовому импульсу с выхода элемента И 8 снимается сигнал, разрешающий сдвигателю 4 передачу на информационный вход сумматора 5 двоичного кода эквивалента без сдвига. Одновременно этот же сигнал, пройдя через элементы 19 и 20, разрешает суммирование. При наличии логической единицы только во втором разряде регистра 3 (очередная двоично-десятичная тетрада равняется двум) с помощью элементов ГЗ, 14, 15 формируется на выходе элемента И 9 по второму тактовому импульсу сигнал, разрешающий сдвиг кода эквивалента на один разряд, этот же сигнал, пройдя элементы 19 и 20, формирует разрешение сложения. Наличие логической единицы только в третьем разряде регистра 3 (десятичная цифра равна четырем) вызывает формирование на элементах 21, 18, 10 по первому тактовому импульсу сигнал разрешения сдвига кода на два разряда й далее на элемен760085

тах 19, 20 разрешение сложения. Наличие же логической единицы только в четвертом (старшем) разряде тетрады (десятичная цифра равна восьми) приводит к формированию на элементах 16 и 11 по первому тактовому импульсу. ₅ сигнала, разрешающего сдвиг кода эквивалента на три разряда, и на элементах 19, 20 разрешение сложения. Для преобразования кода, остальных входных десятичных цифр формируются на соответствующих элементах устройства сиг- щ налы, разрешающие выполнение операций согласно таблицы:

Входная десятичная цифра	Операция
3	4 - 1
5	4 + 1
6	4+2
7	81
9	8+1

При этом сигнал, разрешающий вычитание, формируется по второму тактовому импульсу на элементах 14, 17, 12 для цифры три и на элементах 13, 17, 12 для цифры семь. Одно- зо временно этот же сигнал запрещает на элементе 20 формирование сигнала сложения. Сигнал, разрешающий сдвиг на два разряда Для случая операции вычитания, формируется на элементах 14, 18, 10 на три разряда - на элементах 13,

16, 11. Для случая операции сложения формирование сигналов разрешения сдвигов выполняется аналогично.

Вслед за первым десятичным разрядом точно также за один цикл, состоящий из двух до тактов, происходит преобразование каждого последующего двоично-десятичного разряда исходного числа. При этом для каждого нового цикла считывается из блока 2 очередной двоичный эквивалент 10 Так продолжается ₄₅

до тех пор, пока не будут преобразованы все двоично-десятичные разряды исходного числа, а в сумматоре 5 не сформируется искомое двоичное число, которое считывается с выходной шины 24. до

Предлагаемый преобразователь двоично-де- * сятичных чисел в двоичные осуществляет проце- ДУРУ преобразования десятичного разряда за два такта. Вследствие этого, время преобразования как правильных и смешанных дробей, ₅₅ так и целых чисел уменьшается в 1,5 раза.

При этом повышается помехоустойчивость аппаратуры и уменьшается возможность появления ошибки в вычислениях.

Claims (2)

Формула изобретения

1. Преобразователь двоично-десятичных чисел в двоичные, содержащий накопительный сумматор, регистр тетрады, переключатель эквивалентов, блок хранения двоичных эквивалентов, сдвигатель и блок управления, вход которого соединен с управляющей шиной преобразователя, входом переключателя эквивалентов и первым входом регистра тетрады, второй вход которого соединен с входной шиной преобразователя, выход переключателя эквивалентов, соединен с входом блока хранения двоичных эквивалентов, выход которого соединен с первым входом с двигателя, выход которого соединен с первым входом накопительного сумматора, выход которого является выходом преобразователя, отличающийся тем, что,, с целью увеличения скорости преобразований; он содержит первый, второй, третий и четвертый элементы И, первый, второй, третий и четвертый элементы ИЛИ, первый и второй элементы ЗАПРЕТ, причем выход первого элемента И соединен с инверсным входом первого элемента ЗАПРЕТ и со вторым входом накопительного сумматора, третий вход которого соединен с выходом первого элемента ЗАПРЕТ, первый, второй, и третий входы второго элемента И соединены с соответствующими выходами регистра тетрады, первый, второй и инверсный входы третьего элемента И соединены с первым, вторым и третьим выходами регистра тетрады, выход второго эйемента Й соединен с первым инверсным входом четвертого элемента И, инверсным входом второго элемента ЗАПРЕТ и первыми входами первого и второго элементов ИЛИ, выход третьего элемента Й соединен со вторым инверсным входом Четвёртого элемента И, первым входом третьего элемента ИЛИ и вторым входом второго элемента ИЛИ, выход которого соединен с первым входом первого элемента И, прямой вход второго элемента ЗАПРЕТ соединен с третьим выходом регистра тетрады, четвертый выход которого соединен со вторым входом первого элемента ИЛИ, второй, третий, четвертый и пятый входы блока управления соединены соответственно с первым выходом регистра ί тетрады, выходом четвертого элемента И, вы, ходами третьего и первого элемента ИЛИ, первый, второй, третий и четвертый выходы блока управления соединены с соответствующими входами сдвигателя и четвертого элемента ИЛИ, выход которого соединен с прямым входом первого элемента ЗАПРЕТ, пятый выход блока управления соединен со вторым входом первого элемента И.

. 2. Преобразователь по π. 1, о т л и ч а тощий с я тем, что в нем блок управления содержит генератор импульсов, пятый, шестой.

седьмой и восьмой элементы И, выходы которых являются соответствующими выходами блока управления, вход генератора импульсов являете? первым входом блока управления, первые входы пятого, шестого, седьмого и восьмого элементов И являются вторым, третьим, четвертым и пятым входами блока управления, первый

выход генератора импульсов соединен со вторы- 2. Авторское свидетельство СССР № 572781,

^!Мй входами пятого и Щестого элементов И и яв-. _<0 кл. С 06 Р 5/02, 1976.

ЦНИИПИ Государственного комитета СССР. · по делам изобретений и открытии. .

113035, Москва, Ж-35, Раушская наб., д. 4/5

760085 _λ 8

ляется пятым выходом блока управления, а вто- | рой выход генератора импульсов соединен со вто-, рыми входами седьмого и восьмого элементов И.