Claims (1)
В таблице приведены значени записанных в ПЗУ 32-х разр дных кодов констант дл преобразовани 32 разр дного двоичного кода в двоичнодес тичный код градусов, минут, секунд . Старый разр д кода констант имеет вес 360 С. Старший разр д входного кода вл етс знаковым, а предстарший имеет вес 180 , т.е. диапазон преобразуемых кодов +359° 59 59. Регистр 4 выполн етс на триггерах, срабатывающих по заднему фронту стробирующего импульса на синхровходе. Сумматор 3 и регистр 4, замкнутые в кольцо, образуют накапливающий сумматор . Схема сравнени предназначена дл сравнени кодов А и В без допусков и с, допусками и вьщает следующие сигналы: Больше, если А /В, Меньше если А , Больше допуска, если (А-В)D, где D - верхн граница допуска , поступающа в виде двоичного кода с ПЗУ, Меньше допуска, если (А-В) iC, где С - нижн граница допуска, поступающа в виде двоичного кода с ПЗУ. Сум.1атор 37 выполн ет операцию вы штани кода разности из кода D, а сумматор 38 - кода разности из кода С. Если код разности отрицательный , то он поступает на входы сумматоров 37 и 38 без изменений, а если положительный, то осуществл етс его преобразование в дополнительный отрицательньй код, путем подачи единичного сигнала с элемента НЕ 25 на входы переносов сумматоров 37 и 38 и на вторые входы элементов ИСКГПОЧАЖЦЕЕ ШШ 24, , которые инвертируют код разности. При (А-В) D разность на выходе сумматора 37 отрицательна , а единичный старш1;1й знаковый разр д кода разности поступает на выход Больше допуска. При 3(А-В)С разность на выходе сумматора 38 положительна и отлична от нулевого значени , при этом на выходе элемента 1ШИ 26 устанавливаетс единичный сигнал, а в старшем разр де разности нулевой, которые формируют на выходе элемента 27 сигнал Меньше допуска. Двоичный счетчик 11 (фиг.1) срабатывает по заднему фронту счетного импульса Двоично-дес тичный счетчик 14 состоит из декад и секстад с реверсивными входа1 м, а его структура опреде л етс видом угловых единиц, двоично-дес тичный код которых необходимо получить на выходе 18: код градусов , минут, секунд или код градусов, долей градусов, или код угла в тыс чньпс делени х угломера или код угл в радианах и дол х радиана. При этом в зависимости от выбранного способа представлени отрицательных углов за висит структура счетчика. В предлагаемом устройстве исполь зуетс дополнительный код дл представлени отрицательных углов, напри мер, код, равный -26°, на счетчике в виде кода 360 - 26 представл етс . 334° . После включени питани на вход 1 преобразовател подаетс сигнал Сброс, устанавливающий нулевые коды в счетчике 14 и регистре 4. Состо ние счетчика 11 в момент включени питани может установитьс произволь ным, при этом из ПЗУ выбираютс константы С. и С-, , где i - состо ние счетчика 11, На схему 5 сравнени поступают четыре двоичных кода: А - на входы А,...А код А с выхода регистра 4, - на входы В Bf преобразуемый код в, С - на входы С -1 КОД констан ты С. , Р- на входы D, .,.Ц код констан ты C,i . . В зависимости от соотношений указанных кодов могут наблюдатьс четыр режима работы преобразовател . При первом режиме когда (А-B)G;, на выходе Больше допуска схемы 5 сравнени устанавливаетс единичный сигнал, запрещающий работу элементов 8 и 9 и разрешающий прохождение чере элемент И 6 тактового импульса с вхо да 16 на вход Т счетчика 11. Содержимое счетчика 11 увеличиваетс на единицу, при этом на схему 5 сравнени поступают новые значени допус ков, равные константам С 1+а При втором режиме когда (A-B)iCj , на выходе Меньше допуска схемы 5 сравнени устанавливаетс единичный сигнал, запрещающий работу элементов И 8 и 9 и разрешающий прохождение через элемент И 7 тактового импульса с входа 16 на вход Т счетчика 11. Содержимое счетчика 11 уменьшаетс на единицу , при этом на схему 5 сравнени поступают новые значени допусков, равные константам С. и С;. При третьем режиме когда С /А-В/ , А В, на выходе Меньше 5 сравнени устанавливаетс единичный сигнал, разрешаюш й работу элементов ИЗ, а на остальных выходах - нулевые сигналы. Тактовый импульс через элемент И 8 и разрешенный 1-й канал дешифратора 12 поступает на i-й дес тичный разр д счетчика 14, увеличива содержимое данного разр да на единицу. Кроме того, импульсньм сигнал с выхода элемента И 8 через элемент ИЛИ 10 подаетс на синхровход регистра 4, при этом к содержимому регистра 4 с помощью сумматора 3 прибавл етс код константы, подаваемый с первых выходов ПЗУ через элементы ИСКЛЮЧАЮЩЕЕ ИЛИ 2 на , входы В,-В„ сумматора 3. В результате одного такта работы в рассматриваемом случае на схему 5 сравнени поступает новое увеличенное на С значение кода А , а значени допусков остаютс неизменными. При четвертом режиме, когда С; (А-В) С.; , A.B, на выходе Больше схемы 5 сравнени устанавливаетс единичный сигнал, разрешающий работу элементов И 9, а на остальных выходах - нулевые сигналы. Тактовый импульс через элемент И 9 и разрешенный канал дешифратора 13 поступает йа i-й дес тичный разр д счетчика 14, уменьша содержи мое данного разр да на единицу. Кроме того, импульсный сигнал с ыхода элемента И 9 через элемент ЛИ 10 подаетс на синхровход регитра 4, при этом отсодержимого егистра 4 с помощью сумматора 3 выитаетс код константы С; . Преобраование пр мого кода константы в доолнительный осуществл етс подачей диничного сигнала Больше со схеы 5 сравнени на вход переноса суматора 3 и на вторые входы элеменов ИСКЛЮЧАЮЩЕЕ ИЛИ 2, которые нивертируют код константы С. . В результате одного такта работы в рассмотренном случае на схему 5 сравнени поступает уменьшенное на С значение кода А, а значени допусков остаютс неизменньичи. Методом последовательных; итераций код А , содержащийс в регистре 4, приближаетс к преобразуемому коду В, при этом на отдельных шагах преобразовани могут встречатьс все описанные четыре режима работы преобразовател . Когда разность (А-В) меньше веса младшбго дес тичного раз р да, процесс преобразовани Е;рекращаетс , при этом счётчик 11 оказы ваетс в состо нии fOOO и ..от через элементы И 8 или 9 проход т тактовые импульсы, они не измен ют состо ний регистра 4 и счетчика 14, так как к коду регистра 4 прибавл ет с нулевой код (на первых вы ;одах ПЗУ при адресе (ООО присутствует ну левои код), а нулевые выходные канал . г, X тл I дешифраторов 12 и 13 к счетчику 14 н подключаютс . Таким образом, в установившемс режиме в регистре 4 находитс код А, близкий к коду Б 3 в счетчике 14 дес тичный эквивалент кода 8 . В процессе преобразовани входного кода на выходы 19 или 20 устройства по каждому каналу поступает столько импульсов , сколько единиц в соответ-, ствующем дес тичнх м разр де преобразованного числа. Весь процесс преобразовани числа занимает р;,п рассмот ренного конкретного преобра.зовател от О до 63 тактовJ т.е. при мкс врем преобразовани не превьпшет .630 МКС. Если в установившемс режиме вход ной код начинает измен тьс , иаруШ аетс соотношение (А-В)С, при этом возникает третий или четвертьш реж-имы работы при которых в счетчик 14 добавл ютс или отнимаютс единицы , а к содержимому регистра 4 добав л ютс или отнимаютс константы. Код Л начинает отслеживать код В ,, а состо ние счетчика 1 1. автоматически поддерживаетс таким, чтобы обеспечить прибавление или вычитание от ко да А констант} близких по величине приращению кода В за один такт работы . Поскольку максимальное значение константы С-, равно 100° дл рассмат риваемого примера допустима скорость изменени кода В на .входе устройства при МКС равна 10000000°, т,е несравнимо выше, чем в известных устройствах Точность предлагаемого преобразо- . вател , как и известного определ етс точностью задани констант. Преобразователь обеспечивает преобразование положительных, отрицательных чисел и формирование унитарного импульсного кода с ценой иьшульсоз в угловых единицах. Формула изобретени Преобразователь двоичного кода в двоично-дес тичный код угловых единиц , содержащий группу злементов ИСКЛЮЧАЮЩЕЕ ИЛИ, сумматор, регистр, схему сравнени , два элемента И,элемент ИЛИ и двоично-дес тичньй реверсивный счетчик, выходы которого вл ютс позиционными выходами преобра v зовател , информационные Входы которого соединены с числовыми входами схемы сравнени , входы тekyщeй суммы которой соединены с выходами.регистра и входагда первого слагаемого сумматора , входы второго слагаемого которого соед,инены с выходами элементов ИСЮтаЧАЮЩЕЕ ИЛИ группы, первые входы которых: соединены с выходом Больше схемы сравнени и входом переноса сумматора, выходы которого соединены с инфopмaциoнньLми входами, регистра5 синхровход которого соединен с выходом элемента ИЛИ, первый и второй входы которого соединены соответственно с выходами первого и второго элементов И, первые входы которых соответственно соединены с выходами Меньше и Больше схемы сравнени , а вторые входы первого и второго элег ментов И соединень. с тактовым входом преобразовател , ЕХОД сброса которого соединен с входами сброса регистра и двоично-дес тичного реверсивного счетчика, отличающийс тем, что,, с целью повьш ени бы- ;, стродействи , в него введены блок хранени эквивалентов и допусков, третий и четвертый элементы И, двоичный реверсивный счетчик, два элемента НЕ и два дешифратора, а схема сравнени содержит три сумматора, группу элементов ИСКЛЮЧАЮЩЕЕ ИЛИ, элемент НЕ, элемент ИЛИ и элемент 71 запрета, причем входы первого и второго слагаемого первого сумматора схемы сравнени вл ютс соответственно входами текущей суммы и числовыми входами схемы сравнени , а выходы эталонов блока хранени эталонов и допусков соединены с вторыми входами элементов ИСКПЮЧАЩЕЕ ИЛИ группы и входами первого слагаемого второго сумматора схемы сравнени , выходы допусков блока хранени эквивалентов блока хранени эквивалентов и допусков соединены с входами первого слагаемого третьего сумматора схемы сравнени , выход стар шего разр да второго сумматора, кото рый соединен с первым входом третьего элемента И и через первьй элемент НЕ с третьими входами первого и второго элементов И, выходы которых соединены соответственно с синхровхода ми первого и второго дешифраторов, разр дные входы которых соединены с выходами двоичного реверсивного счет чика и входами блока хранени эквива лентов и допусков, выход элемента запрета схемы сравнени соединен с первым входом четвертого элемента И и через второй элемент НЕ - с четвертыми входами первого и второго элементов И, входы сложени и вычита ,ни двоичного реверсивного счетчика соединены соответственно с выходами третьего и четвертого элементов И, 088 вторые входы которых соединены с тактовым входом преобразовател , вырсоды положительных и отрицательных чисел унитарного кода которого соединены соответственно с выходами первого и второго дешифраторов и входами сложени и вычитани двоично-дес тичного реверсивного счетчика, выходы младших разр дов первого сумматора схемы сравнени соединены с первыми входами элементов ИСКПЮЧАЩЕЕ ИЛИ группы схемы сравнени , выходы которых соединены с входами младших разр дов слагаемых второго и третьего сумматоров, входы переносов которых I соединены с выходом элемента НЕ сравнени , с вторыми входами элементов ИСКЛЮЧАКЩЕЕ ИЛИ группы схемы сравнени и выходом Больше схемы сравнени , выход Меньше которой соединен с выходом старшего разр да сумматора схемы сравнени и входом элемента НЕ схемы сравнени , выходы младших разр дов третьего сумматора соединены с входами элемента ИЛИ схемы сравнени , выход которого соединен с входом элемента запрета, запрещающий вход которого соединен с выходом старшего разр да третьего сумматора, входы старших разр дов второго слагаемого, второго и третьего сумматоров и вход переноса сумматора схемы сравнени соединены с входом логической 1.The table shows the 32-bit constant codes recorded in the ROM for converting a 32-bit binary code into a binary-digit code of degrees, minutes, seconds. The old bit of the constant code has a weight of 360 C. The leading bit of the input code is significant, and the previous bit has a weight of 180, i.e. The range of codes to be converted is + 359 ° 59 59. Register 4 is executed on triggers triggered by the falling edge of the gate pulse at the sync input. The adder 3 and the register 4, closed in a ring, form the accumulating adder. The comparison scheme is designed to compare A and B codes without tolerances and with tolerances and entails the following signals: More, if A / B, Less than if A, More tolerance, if (A-B) D, where D is the upper tolerance limit in the form of a binary code with a ROM, Less tolerance, if (AB) iC, where C is the lower limit of the tolerance, coming in the form of a binary code with a ROM. Sum.1ator 37 performs the operation of extracting the difference code from code D, and adder 38 performs the difference code from code C. If the difference code is negative, it goes to the inputs of adders 37 and 38 unchanged, and if positive, then it goes conversion to an additional negative code, by applying a single signal from the element NOT 25 to the carry inputs of the adders 37 and 38 and to the second inputs of the elements ISKG POTOCHEYE SHSh 24, which invert the difference code. When (A-B) D, the difference at the output of the adder 37 is negative, and the unit high 1; 1st significant digit of the difference code goes to the output More than tolerance. At 3 (A-B) C, the difference at the output of the adder 38 is positive and non-zero, with a single signal at the output of 1Sh 26 and a zero signal at the highest bit, which form less than a tolerance at the output of 27. Binary counter 11 (Fig. 1) is triggered by the falling edge of the counting pulse. Binary-decimal counter 14 consists of decades and a sextade with reversing inputs of 1 m, and its structure is determined by the type of angular units, the binary-decimal code of which must be obtained at the output 18: the code of degrees, minutes, seconds, or the code of degrees, fractions of degrees, or the angle code in one thousand divisions of the protractor or the code of angles in radians and fractions of radians. At the same time, depending on the chosen method of representing negative angles, the structure of the counter hangs. In the proposed device, an additional code is used to represent negative angles, for example, a code equal to -26 ° is represented on the counter in the form of a code 360 - 26. 334 °. After turning on the power, the Reset signal is applied to input 1 of the converter, which sets zero codes in counter 14 and register 4. At the moment power is turned on, the state of the counter can be set arbitrarily, and the constants C. and C-, where i - the state of the counter 11, Four binary codes go to the comparison circuit 5: A - to inputs A, ... And code A from the output of register 4, - to inputs B to Bf the code to be converted to C, to inputs C – 1 constant CODE C., P- to the inputs D,.,. C is the constant code C, i. . Depending on the ratios of these codes, four modes of operation of the converter can be observed. In the first mode, when (A-B) G ;, at the output of the Tolerance of the comparison circuit 5, a single signal is set, prohibiting the operation of elements 8 and 9 and allowing the AND pulse element 6 to pass a clock pulse from input 16 to the input T of the counter 11. 11 is increased by one, while the comparison circuit 5 receives new tolerance values equal to the C 1 + a constants. In the second mode, when (AB) iCj, the output signal Less than the tolerance of the comparison circuit 5 establishes a single signal prohibiting the operation of the And 8 and 9 elements and allowing passing through AND gate 7, the clock pulse from the input 16 to the input T of the counter 11. The contents of the counter 11 is decremented by one, the comparison circuit 5 to enter the new value tolerances, equal constants C and C ;. In the third mode, when C / A-B /, A B, at the output Less than 5 comparisons, a single signal is established, allowing the operation of the IZ elements, and on the remaining outputs - zero signals. The clock pulse through the element 8 and the allowed 1st channel of the decoder 12 enters the ith decimal digit of the counter 14, increasing the content of this bit by one. In addition, the pulse signal from the output of the AND 8 element through the OR 10 element is supplied to the synchronous input of register 4, while the constant code supplied from the first outputs of the ROM through the elements EXCLUSIVE OR 2 to the inputs B, -In the adder 3. As a result of one cycle of operation in the case under consideration, the comparison circuit 5 receives a new C code value increased by C, and the tolerance values remain unchanged. In the fourth mode, when C; (AB) S .; , A.B, at the output of More Comparison 5, a single signal is established, allowing the operation of the And 9 elements, and on the remaining outputs - zero signals. The pulse pulse through the element 9 and the allowed channel of the decoder 13 enters the i-th decimal digit of the counter 14, reducing the content of the given bit by one. In addition, a pulse signal from the output of the element 9 through the element 10 of the laser impulse 10 is fed to the synchronous input of the register 4, while the code of the constant C is extracted from the register 4 using the adder 3; . The conversion of the direct code of the constant to the additional one is done by sending a single signal. From the comparison circuit 5 to the transfer input of the sump 3 and to the second inputs of the EXCLUSIVE OR 2 elements, which n. Code the constant C, are transmitted. As a result of one cycle of operation in the considered case, the comparison circuit 5 receives the value of code A reduced by C, and the tolerance values remain unchanged. Method consistent; In iterations, code A contained in register 4 approximates to code B to be converted, with all four described modes of converter operation occurring at individual conversion steps. When the difference (A-B) is less than the weight of the lower decimal, the conversion process is E; it stops, while the counter 11 is in the state of fOOO and .. from the AND 8 or 9 elements pass the clock pulses, they do not change the states of register 4 and counter 14, since the register code 4 adds a zero code (on the first you; ROMs at the address (the LLC contains the left code), and a zero output channel. g, X TL I decoders 12 and 13 is connected to the counter 14 n. Thus, in the steady state in register 4 there is a code A close to code B 3 in the counter ike 14 is the decimal equivalent of code 8. In the process of converting the input code to the outputs 19 or 20 of the device, each channel receives as many pulses as there are units in the corresponding ten decimal places of the transformed number. of the particular transformer under consideration from 0 to 63 cycles, i.e., when the conversion time does not exceed .630 MKS. If, in the established mode, the input code starts to change, and the ratio (A – B) C appears, then a third or a quarter rezhimymy ra The notes at which the counter 14 are added or otnimayuts units, and the content of register 4 are either L ADD otnimayuts constants. The code L begins to track the code B, and the state of the counter 1 1. is automatically maintained so as to ensure the addition or subtraction of code A of constants} of the closest in increment of code B per cycle of operation. Since the maximum value of the constant C is equal to 100 ° for the example under consideration, the rate of change of the code B on the device input when the ISS is 10,000,000 ° is acceptable, that is, incomparably higher than in known devices. The accuracy of the proposed conversion is. The rotator, as well as the well-known one, is determined by the accuracy of setting the constants. The converter provides the conversion of positive, negative numbers and the formation of a unitary impulse code with the price of pulses in angular units. Claims Binary Code Converter to Binary Code of Angular Units, containing an EXCLUSIVE OR group of elements, adder, register, comparison circuit, two AND elements, OR element and binary-ten reversible counter, whose outputs are positional outputs of converter v The informational inputs of which are connected to the numerical inputs of the comparison circuit, the inputs of the sum of which are connected to the outputs of the register and input of the first term of the adder, the inputs of the second term of which are connected; DAMI of the elements EXECUTIVE OR groups, the first inputs of which are connected to the output More comparison circuit and the transfer input of the adder, the outputs of which are connected to the information inputs, the register5 synchronous input of which is connected to the output of the OR element, the first and second inputs of which are connected respectively to the outputs of the first and second elements And, the first inputs of which are respectively connected to the Outputs of the Smaller and More Comparison Schemes, and the second inputs of the first and second A & C Elements. A converter with a clock input whose reset EQUIPMENT is connected to the register reset and binary-decimal reversible counter inputs, characterized in that, in order to increase, the equivalent and tolerances storage unit, the third and fourth elements are entered into it And, a binary reversible counter, two elements NOT and two decoders, and the comparison circuit contains three adders, a group of EXCLUSIVE OR elements, the NOT element, the OR element and the prohibition element 71, with the inputs of the first and second term of the first adder of the comparison scheme These are the current sum inputs and the numerical inputs of the comparison circuit, and the outputs of the standards of the storage unit of the standards and tolerances are connected to the second inputs of the EXTENDED OR group elements and the inputs of the first addendum of the second adder of the comparison circuit inputs of the first term of the third adder of the comparison circuit, the output of the older bit of the second adder, which is connected to the first input of the third element And through the first element NOT with the third inputs of the first and second elements AND, the outputs of which are connected respectively to the synchronous inputs of the first and second decoders, the bit inputs of which are connected to the outputs of the binary reversing counter and the inputs of the storage unit of equivalents and tolerances with the first input of the fourth element And through the second element NOT - with the fourth inputs of the first and second elements And, the inputs of addition and subtraction, no binary reversing counter are connected respectively with the output The third and fourth elements are And, 088 the second inputs of which are connected to the clock input of the converter, the ranges of the positive and negative numbers of the unitary code of which are connected respectively to the outputs of the first and second decoders and the addition and subtraction inputs of the binary-decimal reversing counter, the outputs of the lower order bits of the first the adder of the comparison circuit is connected to the first inputs of the elements of the EXTINGUISHING OR group of the comparison circuit, the outputs of which are connected to the inputs of the lower digits of the second and third Adders whose carry inputs I are connected to the output of the NOT element are compared, with the second inputs of the elements EXCLUSIVE OR groups of the comparison circuit and output More Comparison circuit, the output Less than which is connected to the high-end output of the comparison circuit adder and the input of the NOT comparison circuit, younger outputs bits of the third adder are connected to the inputs of the OR element of the comparison circuit, the output of which is connected to the input of the prohibition element, which prohibits the input of which is connected to the output of the senior bit of the third adder, inputs Tarsch bits of the second term, the second and third adders and adder input transfer circuit comparing an input connected to a logic 1.
266008266008
10ten
Продолжение таблицыTable continuation
Примечание. В первой строке ги каждого адреса указан ко на первых ПЗУ, на второй строке - код на вторых выходах ПЗУ.Note. The first line of each address is indicated by the code on the first ROMs, on the second line - the code on the second outputs of the ROM.