Изобретение относитс к вычислительной технике и может быть исполь зовано в качестве одного из основных многофункциональных узлов в стохаст ческих вычислительных машинах. Известны стохастические след щие интеграторы, .содержащие последовател но соединенные счетчик; схему сравнени , генератор случайных чисел, входы и выходы которых св заны 100%обратной св зью l . Основными недостатками таких интеграторов вл ютс сложность и невысокое быстродействие. Известен также след щий стохастический интергратор,содержащий блок линейного кодировани , первый вход которого соединен с информационным входом интегратора и последовательно соединенные реверсивный счетчик, схему сравнени и генератор случайных чисел, выходы разр дов которого соединены с первыми входами одноиме ных разр дов схемы сравнени , вторы -входы которых соединены с выходами одноименных разр дов реверсивного счетчика, выход схемы сравнени сое динен со вторым входом блока линейного кодировани и выходом интеграто ра f2j. Основным недостатком этого интегратора вл етс ограниченное быстродействие . Наиболее близким по технической сущности вл етс след щий стохастический интегратор, содержащий блок линейного кодировани , блок-реверсивный счетчик,блок сравнени ,генератор случайных чисел, суммирующий счетчик и коммутатор, первый и второй информационные входы которого соединены соответственно с первым и вторым входами блока линейного кодировани , первый и второй выходы коммутатора соединены соответственно с суммирующим и вычитающим входами реверсивного счетчика, а третий и.четвертый выходы соединены соответственно с суммиРУ1СНДИМ и вычитающим входами половины старших разр дов реверсивного счетчика , при этом вход суммирующего счетчика соединен с тактовым входом интегратора , а выход - с управл ющим входом коммутатора, Работа этого интегратора дл достижени заданной точности при уменьшенном числе тактов интегрировани посредством счетчика и коммутатора организуетс в два этапа 1з1. Его недостаток - .ограниченное быстродействие. Цель изобретени - повышение быстродействи . Поставленна цель достигаетс тем, .что в след щий стохастический интегра тбр, содержащий блок линейного кодировани , первый вход которого вл етс информационным входом интегратора реверсивный счетчик, генератор случай ных чисел, блок сравнени , перва группа входов которого .соединена соот ветственно с выходами генератора случайных чисел, а втора группа вхо;аов с соответствующими выходами ревер1СИВНОГО счетчика, выход блока сравнени соединен со вторым входом блока линейного кодировани и вл етс выходом интегратора., суммирующий счетчик , вход которого вл етс тактовым ВХОДОМ)интегратор,дополнительно введены дешифратор и группа коммутаторов причем одноименные информационные входы всех коммутаторов объединены и подключены соответственно к первому и второму выходам блока линейного кодировани , первый и второй выходы каждого коммутатора соединены соответственно с суммирующим и вычитающим входами соответствующего разр да реверсивного счетчика, выход суммирующего счетчика соединен со входом дешифратора , каждый выход которого соединен с управл ющими входами соответствующих коммутаторов. Влок-схема интегратора приведена на чертеже. Интегратор содержит блок 1 линейного кодировани , группу коммутаторов 2, реверсивный счетчик 3, блок 4сравнени , суммирующий счетчик 5, дешифратор 6, генератор 7 случайных чисел, Первый выход 1 линейного кодировани соединен с первыми входами, а второй выход - со вторыми входами группы коммутаторов 2. Выходы коммутаторов группы 2 соединены с соответствующими выходами реверсивного счетчика 3, выходы которого соединены со вторыми входами блока 4 сравнени . Выходы генератора 7 случайных чисел соединены с первыми входами блока 4 сравнени . Выход суммирующего счетчика 5соединен со входом дешифратора 6, каждый выход которого соединен с управл ющими входами соответствующих коммутаторов 2. Интегратор работает следующим образом . Перед началом работы счетчики 3 и 5 (Наход тс в нулевом положении. При включении интегратора на суммирующий вход блока 1 линейного кодировани поступает входной поток. В это же врем -на вход счетчика поступают тактовые импульсы. Блок 1 линейного кодировани выполн ет функции сумматора по модулю два с двум выходами, что по сн етс таблицей.The invention relates to computing and can be used as one of the main multifunctional nodes in stochastic computers. Stochastic next integrators are known that contain sequentially connected counter; a comparison circuit, a random number generator, the inputs and outputs of which are connected by a 100% feedback l. The main disadvantages of such integrators are the complexity and low speed. Also known is the following stochastic intergrator, which contains a linear coding unit, the first input of which is connected to the integrator information input and a series-connected reversible counter, a comparison circuit and a random number generator, the bit outputs of which are connected to the first inputs of the same digits of the comparison circuit, the sec- ons the inputs of which are connected to the outputs of the same bits of the reversible counter, the output of the comparison circuit is connected to the second input of the linear coding block and the output of the integrator f2j. The main disadvantage of this integrator is its limited speed. The closest in technical essence is the following stochastic integrator containing a linear coding block, a reversible counter block, a comparison block, random number generator, a summing counter and a switch, the first and second information inputs of which are connected respectively to the first and second inputs of a linear coding block , the first and second outputs of the switch are connected respectively to the summing and subtracting inputs of the reversible counter, and the third and fourth outputs are connected respectively to the summation P U1SNDIM and subtractive inputs of half of the higher bits of the reversible counter, the input of the summing counter is connected to the clock input of the integrator, and the output is connected to the control input of the switch. stage 1s1. Its disadvantage is limited speed. The purpose of the invention is to increase speed. The goal is achieved by the fact that into the next stochastic integrator, which contains a linear coding block, the first input of which is an integrator information input, a reversible counter, a random number generator, a comparison block, the first group of inputs of which are connected respectively to the outputs of the random generator numbers, and the second group of inputs; with the corresponding outputs of the inverter counter, the output of the comparator unit is connected to the second input of the linear coding unit and is the output of the integrator. The second counter, whose input is a clock INPUT) integrator, additionally entered a decoder and a group of switches, with the same information inputs of all switches combined and connected respectively to the first and second outputs of the linear coding block, the first and second outputs of each switch are connected respectively to the summing and subtracting inputs the corresponding bit of the reversible counter, the output of the summing counter is connected to the input of the decoder, each output of which is connected to the control odes corresponding switches. The integrator block diagram is shown in the drawing. The integrator contains a linear coding block 1, a group of switches 2, a reversible counter 3, a 4 block, a summing counter 5, a decoder 6, a random number generator 7, the first linear coding output 1 is connected to the first inputs, and the second output is connected to the second inputs of the switch 2 group The outputs of the switches of group 2 are connected to the corresponding outputs of the reversible counter 3, the outputs of which are connected to the second inputs of the comparison unit 4. The outputs of the random number generator 7 are connected to the first inputs of the comparison unit 4. The output of the summing counter 5 is connected to the input of the decoder 6, each output of which is connected to the control inputs of the respective switches 2. The integrator works as follows. Before operation, counters 3 and 5 (Found in the zero position. When the integrator is turned on, the input stream of the linear coding unit 1 enters the summing input. At the same time the clock pulses arrive at the counter input. The linear coding unit 1 performs the functions of a modulo adder two with two outputs, which is explained in the table.
На первом этапе интегрировани сиг налы, поступающие на входы коммутаторов , в зависимости от знака, передаютс в реверсивный счетчик в первый старший разр д, т.е. другими словами , входна информаци поступает на входы +1 и -1 (1 - номер триггера счетчика 3) реверсивного счетчика ,3 с выходов +1 и -1 коммутатора К1. При этом .- младших разр дов реверсивного счетчика 3 в работе не участвуют , когда содержимое счетчика 5 станет равным 2 ftvi i, на выходе счетчика 5 возникает сигнал, который поступает на вход дешифратора б. По этому сигналу дешифратор 6 подключает выходы блока 1 линейного кодировани ко второму старшему разр ду реверсивного счетчика 3, Начинаетс второй этап интегрировани входна информаци поступает на входы +2 и -2 реверсивного счетчика 3 с выходов i-1 и -1 коммутатора К2, при этом в работе не участвуют уже Р - 2 младших разр дов реверсивного счетчика 3. Когда содержимоесчетчика 5 станет равным 2, на выходе счетчика 5 по вл етс сигнал, который -поступает на вход дешифратора 6. По этому сигналу дешифратор 6 подключает выходы блока 1 линейного кодировани уже к третьему старшему разр ду реверсивного счетчика 3. Начинаетс третий этап интегрировани , при этом- входна информаци поступает -на входы +3 и -3 реверсивного счетчика 3 с выходов +1 и -1 коммутатора КЗ, В работе не участвуют Е -3 младших разр дов реAt the first stage of integration, the signals arriving at the inputs of the switches, depending on the sign, are transmitted to the reversible counter in the first most significant bit, i.e. in other words, the input information is fed to the inputs +1 and -1 (1 is the trigger number of the counter 3) of the reversible counter, 3 from the outputs +1 and -1 of the switch K1. In this case, the low-order bits of the reversible counter 3 are not involved in the work, when the contents of counter 5 become equal to 2 ftvi i, the output of counter 5 generates a signal which is fed to the input of the decoder b. According to this signal, the decoder 6 connects the outputs of the linear encoding unit 1 to the second most significant bit of the reversible counter 3. The second integration stage begins. The input information is fed to inputs +2 and -2 of the reverse counter 3 from outputs i-1 and -1 of switch K2, while P - 2 lower bits of the reversing counter 3 are not involved in the work. When the content of counter 5 becomes 2, the output of counter 5 is a signal that arrives at the input of the decoder 6. This signal of the decoder 6 connects the outputs of block 1 of the linear code As early as the third most significant bit of the reversible counter 3. The third stage of integration begins, with the input information being received on inputs +3 and -3 of the reversing counter 3 from outputs +1 and -1 of the short-circuit switch. E-3 does not participate in the work minor digits