SU1034175A1 - Code/frequency converter - Google Patents

Description

:о:about

4four

vjvj

:л Изобретение относитс  к импульсн технике и может быть использовано д св зи вычислительной машины с внешними устройствами, в системах управлени  и моделировани , а также в измерительных системах. . Известен преобразователь частоты в код, содержащий генератор импульсов эталонной частоты).регистр преобразуемых величил, диодный дешифратор и логическую схему ИЛИ, причем вход счетчиков импульсов эталонной частоты соединен с генерато .ром импульсов эталонной частоты, выходы счетчика импульсов эталонной частоты и регистра преобразуемых величин подключены к входным шинам дешифратора, выходные шины которого соединены с логической схемой ИЛИ, соединенной обратной св зью с входо Сброс счетчика импульсов эталонно частоты tlJ Недостатком указанного преоб-разо вател   вл етс  невозможность преоОразовааи  числа, представленного в с плавакицей зап той, в частоту . Наиболее близким к предлагаемсшу  вл етс  преобразователь частоты в код, содержащий распределитель импульсов, первый и второй выходы которого соединены с первыми входами первого и второго коммутаторов соответственно , к вторым входам которых подключен выход регистра суммы, выход первого коммутатора через последовательно соединенные первый информационный регистр и третий коммутатор подключен к первому входу комбинационного сумматора, выход второго коммутатора через последова тельно соединенные второй информационный регистр и четвертый коммутатор подключен к второму входу ком бинационного сумматора, выход которого соединен с входом регистра сум мы, третий и четвертый выходда распределител  импульсов подключены к управл ющим входам третьего и чет вертого коммутаторов, управл ющие входы первого и второго синхронизаторов соеда иены с п тым выходом распределител  импульсов, шестой вы ход которого подключен к управл ющим входам третьего и четвертого синхронизаторов, выходы первого и третьего синхронизаторов через первый 3JiigMeHT ИЛИ подключены к третьему входу комбинационного сумматора , к четвертому входу которого через второй элемент ИЛИ подключены выходы второго и четвертого сникронизаторов , выход коммутатора записи соединен с управл ющим входом .информационного регистра и входом триггера знака, выходы которого под ключены к первым входам ключей, вто рые входы которых соединены с седьмым выходом распределител  импульсов , к первому входу которого подключен пр мой выход триггера режима, выход разр да переполнени  регистра суммы подключен через инвертор к третьему входу первого ключа и непосредственно к третьему входу второгр ключа Г2j. Недостаток известного преобразовател  состоит в невозможности преобразовани  числа .в форме с плавающей зап той в частоту. Цель изобретени  - расширение функциональных возможностей, а именно преобразование дополнительного кода числа с плавающей зап той в частоту . Поставленна  цель достигаетс  тем, что. в преобразователь кода в частоту, содержащий регистр мантиссы, выход которого соединен с информат ционным входом накапливающего сумматора , выход переполнени  которого соединен через .инвертор с первым входом первого ключа и непосредственно с входом второго ключа, а вторые входы ключей соединены соот- . ветствейно с пр мым и инверсным вы«одами триггера знака мантиссы, и регистр пор дка, введены дешифратор, генератор и дополнительный накапливающий сумматор, причем инверсный выход триггера знака пор дка соединен с первым входом дешифратора, к второму входу которого подключен выход регистра пор дка, а выход дешифратора соединен с информационным входом дополнительного накапливающего сзмматора, выход переполнени  которого соединен с управл ющим входом основного накапливающего сумматора , при этом выход генератора соединен с управл ющим входом дополнительного накапливающего сумматора. На чертеже приведена структурна  схема предлагаемого преобразовател . Преобразователь содержит входную , шину 1, триггер 2 знака пор дка, регистр 3 пор дка, регистр 4 мантисо, триггер 5 знака мантисса, дешифратор б, накапливающий сумматор 7, генератор 8, накапливающий сумматор 9, инёертор 10, первый 11 и второй 12 кгаочи и выходные шины 13 и 14. Преобразователь работает следующим образом. Число,подлежащее преобразованию,, записываетс  по шине 1 в триггер 2 знака пор дка регистр 3 пор дка, регистр 4 мантиссы }л триггер 5 знака мантиссы. Сигнал с инверсного выхода триггера 2 знака пор дка подаетс  на старший входной разр д дешифратора 6, на младцше разр гщ которого подаютс  сигналы со всех выходов регистра 3 пор дка. ТакимThe invention relates to a pulse technique and can be used to connect a computer with external devices, in control and simulation systems, as well as in measurement systems. . A known frequency converter in a code containing a reference frequency pulse generator). The register of convertible magnitudes, a diode descrambler and an OR logic circuit, the input of the reference frequency pulse counters connected to the reference frequency generator, the outputs of the reference frequency pulse counter and the register of converted variables are connected to the input bus of the decoder, the output bus of which is connected to the OR circuit connected by feedback to the input Reset of the pulse counter of the reference frequency tlJ said transformations razo-ers is the inability preoOrazovaai number represented in a plavakitsey point instruction in frequency. Closest to the proposal is a frequency converter into a code containing a pulse distributor, the first and second outputs of which are connected to the first inputs of the first and second switches, respectively, to the second inputs of which the output of the sum register, the output of the first switch are connected through the serially connected first information register and the third the switch is connected to the first input of the combinational adder, the output of the second switch through serially connected second information register and the third switch is connected to the second input of the combination adder, the output of which is connected to the sum register input, the third and fourth outputs of the pulse distributor are connected to the control inputs of the third and fourth switches, the control inputs of the first and second synchronizers of the connector with the fifth output of the distributor pulses, the sixth output of which is connected to the control inputs of the third and fourth synchronizers, the outputs of the first and third synchronizers through the first 3JiigMeHT OR are connected to the third input combinational adder, to the fourth input of which the outputs of the second and fourth sonicronizers are connected via the second element OR, the output of the write switch is connected to the control input of the information register and the input of the sign trigger, the outputs of which are connected to the first inputs of keys, the second inputs of which are connected to the seventh the output of the pulse distributor, to the first input of which the direct output of the mode trigger is connected, the output of the overflow register of the sum register is connected via an inverter to the third input of the first key and eposredstvenno to the third input vtorogr G2j key. A disadvantage of the known converter is the impossibility of converting a floating point number into a frequency. The purpose of the invention is to expand the functionality, namely the conversion of an additional code of a floating point number to a frequency. The goal is achieved by the fact that. to a code to frequency converter containing a mantissa register, the output of which is connected to the information input of the accumulating adder, the overflow output of which is connected via the inverter to the first input of the first key and directly to the input of the second key, and the second inputs of the keys are connected respectively. Directly with direct and inverse “triggers of the sign of the mantissa, and a register of the order, a descrambler, a generator and an additional accumulating adder are entered, the inverse output of the trigger of the sign of the order is connected to the first input of the decoder, to the second input of which the output of the register is connected, and the output of the decoder is connected to the information input of the additional accumulator, the overflow output of which is connected to the control input of the main accumulating adder, while the generator output is connected to the control yuschim input of the additional accumulator. The drawing shows a structural diagram of the proposed Converter. The converter contains input, bus 1, trigger 2 characters order, register 3 order, register 4 mantisos, trigger 5 characters mantissa, decoder b, accumulating adder 7, generator 8, accumulating adder 9, inertor 10, first 11 and second 12 kCa and output buses 13 and 14. The converter operates as follows. The number to be converted is written over bus 1 to the trigger 2 characters of the order register 3 orders, the register 4 mantissas} and the trigger 5 characters of the mantissa. The signal from the inverse output of the 2-digit order sign is fed to the higher input bit of the decoder 6, at a low-resolution bit of which the signals from all outputs of the 3-order register are sent. So

включением достигаетс  увеличение значени  преобразующего кода в К раз, где И- разр дность регистра 3 пор дка, К - основание системы счислени  преобразуемого кода. Указанно смещение кода организовано с целью исключени  делител , необходимого дл  случа , когда знак пор дка от-г рицателышй. С дешифратора б снимаетс  код равный К, где N- значе-ние пор дка с учетом смещени .the inclusion achieves an increase in the value of the conversion code by K times, where I is the order of the register 3 orders of magnitude, K is the base of the number system of the code being converted. The indicated code offset is organized in order to exclude the divisor required for the case when the order sign is from the receiver. A code equal to K is removed from the decoder B, where N is an order value taking into account the displacement.

В накапливающем сумматоре осуществл етс  циклическое суммирование данного кода самим с собой. При это с выхода переполнени  сумматора 7 снимаютс  импульсы., частота которых прймо пропорциональна суммируемому , коду. Скорость суммировани  определ етс  частотой генератора 8. Значение мантиссы п;реобразуемого кода с выхода регистра 4 мантиссы начинает суммироватьс  само с собой на накаплив.ающем сумматоре 9 со скоростью , определ емой частотой импульсов переполнени  накапливающего сумматора 7. При этом частота по влени  импульсов переполнени  на выходе - переполнени  накапливающего сумматора 9 пр мо пропорциональна произведению значени  мантиссы и . :значени  кода на выходе дешифратора б. Если знак мантиссы положительныйIn the accumulating adder, this code is cyclically summed with itself. In this case, pulses are removed from the overflow output of the adder. The frequency of which is directly proportional to the summable code. The summation rate is determined by the oscillator frequency 8. The mantissa value n; the reversible code from the register 4 output of the mantissa begins to sum up with itself on the accumulating adder 9 with the speed determined by the frequency of the overflow pulses of the accumulating adder 7. In this case, the frequency of the overflow pulses on output - overflow of accumulating adder 9 is directly proportional to the product of the value of the mantissa and. : code values at the output of the decoder b. If the sign of the mantissa is positive

то триггер 5 -знака мантиссы установлен в нулевое состо ние и И№1ульсы выходной частоты выдаютс  ключомthe trigger 5 is the sign of the mantissa set to the zero state and the number 1 pulses of the output frequency are given by the key

12по шине 14. Если знак мантиссы отрицательный, то сигналом переполнени  накапливакщего сумматора 9  вл етс  имрульс отрицательной пол рности на его выходе. В этом случ,ае выходна  частота выдаетс  по шине12 across the bus 14. If the sign of the mantissa is negative, then the overflow signal of accumulating adder 9 is impelled by a negative polarity at its output. In this case, the output frequency is given on the bus.

13с. выхода ключа 11. 13c. key output 11.

0 Предлагаемый преобразователь позвол ет преобразовывать число как с фиксированной; так и с плавающей зап той в частоту. Использование преобразовател  возможно с любой 0 The proposed converter allows the number to be converted as with a fixed; and floating point to frequency. Using the converter is possible with any

5 вычислительной, машиной и исключает затраты машинного времени на выполнение операции денормализации при обмене частотной информацией.5 computational machine and eliminates the cost of computer time for the operation of denormalization in the exchange of frequency information.

Кроме того, предлагаемый, преобразователь по сравнению с известным In addition, the proposed converter compared to the known

0 позвол ет значительно повысить точность преобразовани  при большом динамическом диапазоне преобразуемых ,величин , 0 allows you to significantly improve the accuracy of conversion with a large dynamic range of convertible, quantities,

Изобретение за счет расширени  Invention through expansion

5 функциональных возможностей и перераспределени  функции с процессора на преобразователь при использовании процессора с плавающей зап той повышает производительность системы 5 functionality and redistribution of functions from processor to converter when using a floating-point processor improves system performance

0 на 5%.0 to 5%.

Claims (1)

ПРЕОБРАЗОВАТЕЛЬ КОДА В ЧАСТОТУ, содержащий регистр мантиссы, выход которого соединен с информационным входом накапливающего сумматора, выход переполнения которого соединен через инвертор с первым входом первого ключа и непосредственно ά первым входом второго ключа. а вторые входы ключей соединены соответственно с прямым и инверсным выходами триггера знака мантиссы и регистр порядка, оТличающ и й с я тем, что, с целью расширения функциональных возможностей устройства, в него введены дешифратор, генератор и дополнительный накапливающий сумматор, причем инверсный выход триггера знака порядка соединен с первым входом дешифратора, к второму входу которого подключен выход регистра порядка, а выход дешифратора соединен с информационным входом дополнительного накапливающего сумматора, выход переполнения которого соединен с управляющим вхо- $ !домосновного накапливающего сумматора, при этом выход генератора соединен с управляющим входом дополнительного накапливающего сумматора.A FREQUENCY CODE CONVERTER containing a mantissa register, the output of which is connected to the information input of the accumulating adder, the overflow output of which is connected through the inverter to the first input of the first key and directly to the first input of the second key. and the second key inputs are connected respectively to the direct and inverse outputs of the mantissa sign trigger and the order register, distinguished by the fact that, in order to expand the functionality of the device, a decoder, a generator and an additional accumulating adder are introduced into it, and the inverse output of the sign trigger order is connected to the first input of the decoder, to the second input of which the output of the order register is connected, and the output of the decoder is connected to the information input of the additional accumulating adder, overflow output I connected to the control input of the main accumulating adder, while the generator output is connected to the control input of the additional accumulating adder.