SU1238030A1 - Reversible digital integrator - Google Patents

Abstract

Изобретение относитс  к автоматике и может быть применено в системах , автоматического управлени  с частотными и. частотно-импульсными датчиками . Целью изобретени   вл етс  упрощение.устройства И повьшение точности интегрировани . Известен реверсивный цифровой интегратор, содержащий генератор импульсов, блок формировани  частоты задани , блок формировани  частоты и направлени  обратной св зи, четьфе элемента И-НЕ, два элемента ЙЛИ-НЕ, дба элемента И,два реверсивных счетчика, два блока контрол  переполнени  счетчиков, два цифроаналоговых преобразовател ,два блока контрол  нулевого положени  счетчиков, инвертор-образующие два канала и сумматор. Новым  вл етс  то, что, с целью упрощени  устройства и повьппени  точности в нем предус- мотрены блок преобразовани  кода, четыре дополнительных элемента И-НЕ и блок формировани  знака выходного сигнала интегратора. Предлагаемое устройство по сравнению с прототипом позвол ет повысить точность за счет устранени  нелинейности характеристики , обусловленной наличием двух каналов, и упростить его аа счет одноканального -исполнени . Предлагаемое устройство содержит примерно в два раза меньше элементов по сравнению с прототипом.1з.п.ф-лы, 3 ил. (Л с ю со Qb О 00The invention relates to automation and can be applied in systems of automatic control with frequency and. frequency pulse sensors. The aim of the invention is to simplify the device and increase the accuracy of the integration. A reversible digital integrator is known, comprising a pulse generator, a frequency setting block for a task, a frequency shaping block and a feedback direction, the head of the NAND element, two HLI-NE elements, dBA element I, two reversible counters, two overflow meter control units, two digital-to-analog converter, two control units of zero position of the counters, the inverter-forming two channels and the adder. What is new is that, in order to simplify the device and show accuracy, it includes a code conversion unit, four additional AND-NOT elements, and an integrator output signal characterization unit. The proposed device, in comparison with the prototype, allows to increase the accuracy by eliminating the non-linearity of the characteristic due to the presence of two channels, and to simplify its aa single-channel performance. The proposed device contains about two times less elements compared to the prototype. 3.p.s.ff-ly, 3 Il. (L with y with Qb O 00

Description

I 1I 1

Изобретение относитс  к автоматике , в частности к автоматизированным системам управлени , и может найти применение в системах автоматического управлени  с частотными и частотно-импульсными датчиками, в том числе в регулируемьщ и след щих системах,электропривода с импульсными датчиками скорости и положени .The invention relates to automation, in particular to automated control systems, and can be used in automatic control systems with frequency and frequency-pulse sensors, including control and follow-up systems, electric drives with pulse speed and position sensors.

Цель изобретени  - повьшение точности интегратора.The purpose of the invention is to increase the accuracy of the integrator.

На фиг.1 представлена блок-схема реверсивного цифрового интегратора на фиг.2 - схема-блока формировани  знака выходного сигнала; на фиг.З - схема блока преобразовани  кода.Fig. 1 shows a block diagram of a reversible digital integrator in Fig. 2, a block diagram of a symbol for generating the sign of the output signal; Fig. 3 is a block conversion circuit diagram.

Реверсивный цифровой интегратор содержит реверсивный счетчик 1, блок 2 контрол  переполнени  счетчика, блок 3 контрол  нулевого положени  счетчика, блок 4 преобразовани  кода , цифроаналоговый преобразователь 5, генератор 6 импульсов, блок 7 формировани  частоты и .направлени  задани , блок 8 формировани  частоты и направлени  обратной св зи, первый 9, второй 10, третий 11, четвертый 12, шестой 13, п тый 14, седьмой 15, восьмой 16 элементы И-НЕ, блок 17 формировани  знака выходного сигнала интегратора. Блок 17 формировани  знака выходного сигнала (фиг.2) содержит триггер 19, дев тый 18, двенадцатый 20, одиннадцатый 21, дес тый 22.элементы,И-НЕ, инвертор 23. The reversible digital integrator contains a reversible counter 1, a counter overflow control block 2, a counter zero position control block 3, a code conversion block 4, a digital-to-analog converter 5, a pulse generator 6, a frequency shaping and task direction block 7, a frequency shaping and reverse direction block 8 communication, the first 9, second 10, third 11, fourth 12, sixth 13, fifth 14, seventh 15, eighth 16 elements AND-NOT, block 17 forming the sign of the output signal of the integrator. The output signal sign forming unit 17 (FIG. 2) contains a trigger 19, a ninth 18, a twelfth 20, an eleventh 21, a tenth 22. elements, AND-NO, an inverter 23.

Первьгй и второй входы дев того 18 элемента И-НЕ подключены соответственно к п тому и четвертому входам блока 17 формировани  знака выходного сигнала, а выход соединен с вторым С-входом триггера 19, Q-выход которого подключен к первому выходу, а 5-выход - к второму выходу блока 17. D-вход триггера 19 подключен к . выходу двенадцатого элемента 20 И-НЕ, первый вход которого подключен к выходу одиннадцатого 21 элемента И-НЕ., а второй вход подключен к выходу дес того 22 элемента И-НЕ, первый вход которого подключен к первому входу блока 17, второй вход - к, третьему входу блока 17, подключенному через инвертор 23 к первому входу 21 элемента И-НЕ, второй вход которого подключен к второму входу блока 17.The first and second inputs of the ninth 18 I-NOT elements are connected respectively to the fifth and fourth inputs of the output signal forming unit 17, and the output is connected to the second C-input of the trigger 19, whose Q output is connected to the first output, and the 5-output - to the second output of the block 17. D-input of the trigger 19 is connected to. the output of the twelfth element 20 AND-NOT, the first input of which is connected to the output of the eleventh 21 elements AND-NOT., and the second input is connected to the output of the ten that 22 AND-NOT elements, the first input of which is connected to the first input of block 17, the second input - to , the third input of the block 17 connected via an inverter 23 to the first input 21 of the NAND element, the second input of which is connected to the second input of the block 17.

Блок 7 формировани  частоты и направлени  задани  (фиг.1) состоит изThe frequency shaping and task direction block 7 (Fig. 1) consists of

380302380302

8-разр дного преобразовател  код-частота (ПКЧ), логического элемента 8И-НЕ и логического инвертора, 8 разр дов 9-разр диого входа блока 7 соединены с 8 входами ПКЧ и логического элемента 8И-НЕ, выход элемента 8И-НЕ подключен также к четвертому выходу блока 7. Выход ПКЧ соединен с первым выходом блока 7. Де- . 0 в тый разр д входа блока 7 (разр д знака входного-задани ) подключен к входу инвертора и к третьему выходу блока 7. Выход инвертора соединен с вторым выходом блока 7. ПКЧ соединенThe 8-bit code-frequency converter (PCF), the 8I-NE logic element and the logic inverter, 8 bits of the 9-bit input of block 7 are connected to 8 inputs of the PCCH and the 8I-NE logic element, the output of the 8I-NOT element is also connected to the fourth output of block 7. The output of the PCC is connected to the first output of block 7. De-. 0 in the th bit of the input of block 7 (the digit of the sign of the input-task) is connected to the input of the inverter and to the third output of block 7. The output of the inverter is connected to the second output of block 7. The PKC is connected

также с выходом генератора 6 импульсов . 9-разр дный вход блока 7 предусмотрен дл  задани  кодовой установки и направлени  движени  (знака кодового задани ).also with the generator output 6 pulses. A 9-bit input of unit 7 is provided for setting the code set and the direction of movement (the sign of the code set).

Блок 8 формировани  частоты и направлени  обратной св зи (фиг.1) состоит из трех триггеров и двух логических инверторов. На второй и третий выходы блока 8 подаетс  последовательность импульсов частотно- импульсного датчика. Второй вход блока соединен с тактируемым входом второго и третьего триггеров. Третий вход соединен с D-входом третьего : триггера. Первый выход блока 8 подключен к пр мому выходу первого триггера , на тактируемый вход которого через первый инвертор подаютс  импульсы от генератора. Второй и третий выходы блока 8 соответственно соединены с пр мым и инверсным выходами третьего триггера. Блок 2 контрол  переполнени  счетчика (фиг.1) состоит из логического элемента 8И-НЕ, и инвертора. Блок 3 контрол  нулевого положени  счетчика состоит из логического элемента 8ИЛИ-НЕ.The frequency shaping and feedback direction block 8 (Fig. 1) consists of three flip-flops and two logic inverters. The second and third outputs of block 8 are fed with a pulse train of a frequency-pulse sensor. The second input of the block is connected to the clocked input of the second and third triggers. The third input is connected to the D-input of the third: trigger. The first output of block 8 is connected to the forward output of the first trigger, to the clock input of which, through the first inverter, pulses are delivered from the generator. The second and third outputs of block 8, respectively, are connected to the direct and inverse outputs of the third flip-flop. The counter overflow control unit 2 (FIG. 1) consists of an 8I-NO logic element and an inverter. Block 3 of the control of the zero position of the counter consists of the logical element 8OR-NOT.

Блок преобразовани  кода 4 (фиг.З) предназначен дл  преобразовани  выходных чисел счетчика, работающего в обратном коде с учетом знака числа.The code conversion unit 4 (FIG. 3) is intended to convert the output numbers of the counter operating in the reverse code, taking into account the sign of the number.

Блок преобразовани  дл  одного разр да состоит из инвертора и логического элемента 2-2И-2ИЛИ-НЕ. Первые входы 2И соста1вл ющих элементовA conversion unit for one bit consists of an inverter and a 2-2-2-OR-NOT logic element. The first inputs are 2I components

2-2И-2ИПИ-НЕ соединены: первого 2И через инвертор, второго 2И непосредственно с выходом счетчика. На вторые входы 2И элемента 2 2И-2ИЛИ-НЕ подаетс  соответственно пр мой и2-2I-2IPI-NOT are connected: the first 2I through the inverter, the second 2I directly with the output of the counter. The second inputs 2I of the element 2 2I-2OR-NOT are respectively fed directly and

инверсный сигналы знака.inverse sign signals.

Выход реверсивного счетчика 1Reverse counter 1 output

подключен к входам блоков перепол .нени  2 и контрол .3 нулевого полоtoconnected to the inputs of the units perepol. 2 and control .3 zero polo

TSTS

3123803031238030

ени  счетчика и через блок 4 преобразовани  кода подключен к входу цифроаналогового преобразовател  5. Генератор 6 импульсов подключен к тактирующему входу триггера блока 8 формировани  частоты и направлени  обратной св зи.и,к входу ПКЧ блока 7 формировани  частоты и направлени  задани . Первые входы первого 9 и второго 10 элементов И-НЕ подключены к второму выходу f, , второй вход первого элемента И-НЕ 9 подсоединен к первому выходу, а второй- вход второго элемента И-НЕ 10 - к третьему выходу блока 7 формировани  частоты и направлени  задани . Первые входы третьего 11 и четвертого 12 элемента И-НЕ подключены к второму выходу fo.c второй вход третьего элемента И-НЕ 11 подсоединен к перво му выходу, а второй вход четвертого элемента И-НЕ 12 - к третьему выходу блока 8 формировани  частоты и направлени  обратной св зи. Шестой элемент И-НЕ 13 вторым входом подключен к выходу блока 2 контрол  переполнени  счетчика, а первым входом - к первому выходу блока 17 формировани  знака выходного сигнала, а выход подключен к третье у входу седьмого элемента И-НЕ 15, первый вход которого подключен к выходу первого элемента И-НЕ 9, второй вход соединен с выходом третьего элемен--1. та И-НЕ 11, а выход с входом Сложеи ст раThe counter and through the code conversion unit 4 are connected to the input of the digital-to-analog converter 5. A pulse generator 6 is connected to the clock input of the trigger of the frequency shaping and feedback direction unit 8, and to the SCF input of the frequency shaping and reference direction unit 7. The first inputs of the first 9 and second 10 elements of the NAND are connected to the second output f, the second input of the first element NAND 9 is connected to the first output, and the second is the input of the second element NAND 10 to the third output of the frequency shaping unit 7 and directions of the task. The first inputs of the third 11 and fourth 12 elements of the NAND are connected to the second output of the fo.c the second input of the third element of the NAND 11 is connected to the first output, and the second input of the fourth element of the NAND 12 is connected to the third output of the frequency shaping unit 8 and directions of feedback. The sixth element IS-NOT 13 is connected to the output of the counter 2 overflow control unit 2, and the first input to the first output of the output signal block 17, and the output connected to the third input of the seventh AND-NOT element 15, the first input of which is connected to the output of the first element AND-NOT 9, the second input is connected to the output of the third element - 1. That AND-NOT 11, and an exit with an entrance

 в по то вх те вх ни вх на по то воin for those in those in either in for

де ко на К1 мо ичde co on K1 mo ich

вх мо Ii mo i

30 гд30 gd

2020

2525

4040

4545

ние счетчика I. Второй вход п того 35 элемента И-НЕ 14 подключен к выходу блока 3 контрол  нулевого положени  счетчика, первый вход подключен к второму выходу блока 17 формировани  знака, а выход подключен к третьему входу восьмого элемента И-НЕ 16, первый вход которого подключен к выходу четвертого элемента И-НЕ 12, второй вход - к выходу второго элемента И-НЕ 10, а выход соединен с входом Вычитание счетчика . Первый вход блока формировани  знака выходного сигнала подключен и второму выходу блока 8,, третий вход - к четвертому выходу блока 7 формировани  частоты и направлени  задани , второй вход подключен к второму выходу блока 7 формировани  частоты и направлени  задани , а второй выход подключен к (п+1)-му входу блока 4 преобразовани  кода.counter I. The second input of the first 35 elements AND-NOT 14 is connected to the output of the control unit 3 of the zero position of the counter, the first input is connected to the second output of the sign forming unit 17, and the output is connected to the third input of the eighth element AND-NOT 16, the first input which is connected to the output of the fourth element AND-NO 12, the second input - to the output of the second element AND-NOT 10, and the output is connected to the input Subtraction counter. The first input of the sign forming unit of the output signal is connected to the second output of block 8, the third input is connected to the fourth output of the frequency shaping and direction block 7, the second input is connected to the second output of the frequency shaping block 7 and the reference direction, and the second output is connected to ( +1) th input of block 4 code conversion.

Устройство работает следующим образом.The device works as follows.

5050

5555

вх бл ег то вт В эл ми щи ги им го те и ни ни ра ры ро вь U сч со прix bt that w t

oo

SS

Если импульсы частоты задани  f, и частоты обратной св зи . отсутствуют $ то на выходе блока 5 интег- ратора сигнал равен нулю.If the frequency of the setpoint f, and the frequency of the feedback. there are no $ then the output of block 5 of the integrator signal is zero.

Интегрирование начинаетс  с по влением на выходе блока 7 задани  последовательности импульсов, частота которых устанавливаетс  кодом входного задани . Направление интегрировани  определ етс  знаком, входного задани . Код входного задани  через 8 разр дов 9-разр дного входа блока 7 подаетс  на вход ПКЧ, на выходе которого устанавливаетс  последовательность импульсов с частотой , определ емой значением кодового задани .The integration starts with the appearance at the output of block 7 of the assignment of a sequence of pulses whose frequency is set by the code of the input task. The direction of integration is determined by the sign of the input task. The input reference code through 8 bits of the 9-bit input of block 7 is fed to the FSC input, the output of which sets a sequence of pulses with a frequency determined by the value of the code specification.

ПКЧ представл ет собой двоичный делитель частоты с переменным коэффициентом делени , выполненный на двух микросхемах счетчика типа К155ИЕ8, что позвол ет при необходимости расшир ть разр д входного двоичного кодового задани  дЬ 12..The VFR is a binary frequency divider with a variable division factor, performed on two counter chips of the type K155IE8, which allows, if necessary, to expand the bit of the input binary code set d 12.

Частота импульсов ПКЧ св зана с входным Кодовым заданием зависимостью IThe frequency of the PCC pulses is associated with the input Code specification I dependence

f ||б (, 24N,22 + ....-.). 0 где N, N, ,f || b (, 24N, 22 + ....-.). 0 where N, N,,

00

5five

00

5five

00

5five

.,N - двоичные значени  входного кодового значени . При полозштельном направлении входного задани  на первом выходе блока 7 выдаетс  сигнал 1, а, на его третьем выходе - сигнал О, которые подаютс  соответственно на вторые входы элементов И-НЕ 9 и 10. В это врем  на входы логического элемента И-НЕ 13 поступают О, формирующие на выходе сигнал, резрешаю- щий прохождение импульсов через логический элемент Й-НЕ 15. При этом импульсы частоты задани  fj с второго выхода блока 7 через последовательно включенные элементы И-НЕ 9 и 15 поступают на вход Суммирование счетчика 1. По мере поступлени  импульсов на выходе счетчика образуетс  нарастающий код N., который через блок 4 подаетс  на циф- роаналоговый преобразователь 5, на вьйсоде которого устанавливаетс  Ug(,,N. . Скорость нарастани  кода счетчика завис т от частоты импульсов , поступающих на входы счетчика, Входной сигнал цифроаналогового преобразовател  воздействует через., N is the binary value of the input code value. In the case of the split direction of the input task, signal 1 is output at the first output of block 7, and, at its third output, signal O, which is fed to the second inputs of AND-HE 9 and 10, respectively. At this time, the inputs of the AND-HE logic element 13 are received O, which forms at the output a signal that permits the passage of pulses through the Y – NE 15 logic element. At the same time, the frequency pulses of the set fj from the second output of block 7 through the series-connected elements AND NES 9 and 15 are input to the summation of counter 1. As impulses on in The output of the counter forms an incremental code N., which, through block 4, is fed to a digital-analogue converter 5, at the output of which Ug (,, N.. is set). The rate of increase of the counter code depends on the frequency of the pulses fed to the counter inputs. The input signal of the digital-analogue converter affects through

внешние устройства (усилитель мощности , объект управлени , частотный или частотно-импульсный датчик) на блок 8, на втором вьгаоде которо- го формируетс  частота И;мпульсов обратной св зи fo.c а н.а первом и третьем,выходах в зависимости от направлени  движени  объекта форми- руютс  сигналы 1 или О. Частот- вый сигнал обратной св зи формируетс  частотно-импуль 1ным датчиком. Обычно такие датчики Формируют два р да пр моугольных последовательностей импульсов, сдвинутых относи- тельно друг друга на 90 эл,град.Одна из этих импульсных последовательностей , тактированна  импульсами генератора на первом- и втором триггерах , используетс  как сигнал обрат- ной св зи. Совместно они используютс  дл  определени  направлени  движени . Это выполн етс  на третьем триггере.external devices (power amplifier, control object, frequency or pulse-frequency sensor) to block 8, on the second wave of which frequency I is generated; feedback pulses fo.c and n.a first and third, depending on the direction the movement of an object is formed by signals 1 or O. The frequency signal of the feedback is formed by a frequency-pulse 1 sensor. Typically, such sensors form two rows of rectangular pulse sequences that are shifted relative to each other by 90 el, a grad.One of these pulse sequences, timed by the generator pulses on the first and second triggers, is used as a feedback signal. Together, they are used to determine the direction of movement. This is done on the third trigger.

При отрицательной обратной св зи в блоке 8 формируетс  направление последовательности импульсов f,инверсной по отношению к направлению импульсов задани . В этом случае на первом выходе блока 8 формируетс О, а на его третьем выходе - 1. При 1, поступающих с выхода логических элементов 10 и 14 импульсы fp с. с второго выхода блока 8 через последовательно включенные элементы И-НЕ 12 и 16 поступают на вхо Вычитание счетчика 1. С целью неодновременного попадани  на входа счетчика импульсов fj и f, они синхронизированы соответственно пр мой и инверсной последовательностью импульсов эталонной частоты f, генератора 6 импульсов. В результате воздействи  импульсов в счетчике устанавливаетс  число, равное интегра разности 4actoT fj и f..In negative feedback, in block 8, the direction of the sequence of pulses f is formed, inverse to the direction of the pulses of the reference. In this case, O is formed at the first output of block 8, and 1 is generated at its third output. With 1, the impulses fp c coming from the output of the logic elements 10 and 14. From the second output of the block 8 through the series-connected elements AND-NOT 12 and 16 are fed to the inlet. Subtracting the counter 1. In order for the pulse counter fj and f to hit the inputs at the same time, they are synchronized respectively by the direct and inverse pulse sequence of the reference frequency f, the pulse generator 6 . As a result of the pulses, a number is set in the counter, equal to the integral of the difference 4actoT fj and f ..

I.I.

N,, K(f3-f)dt,  N ,, K (f3-f) dt,

a на выходе устройства сигнал U.bu -N,,.a device output signal is U.bu -N ,,.

В случае переполнени  счетчика напр жение на выходе будет равно ftbijt маис. втором выходе блока 2 и на выходе логического зле- мента И-НЕ 13 формируетс  сигнал, запрещающий прохождение импульсов через элемент И-НЕ 15. Такое состо  In the event of a meter overflow, the output voltage will be ftbijt maize. the second output of block 2 and the output of the logical gate of IS-NOT 13, a signal is generated that prohibits the passage of pulses through the IS-NOT element 15. Such a state

5 0 50

5 Q 5 Q

5five

0 0

5 five

ние интегратора будет сохран тьс  до момента наступлени  неравенства fo.c fj- , ,the integrator’s understanding will persist until the inequality fo.c fj-,

При изменении направлени  интегрировани  на отрицательное на первом выходе блока 7 формируетс  О, а на третьем его выходе - 1, которые  вл ютс  запрещающими дл  логического элемента 9 и разрешающими дл  логического элемента 10. Такое состо ние обеспечивает поступление импульсов задани  с второго выхода блока 7 через последовательно включенные элементы И-НЕ 10 и 16 на вход Вычитание счетчика 1. С этого момента импульсы и f.с поступают на вход Вычитание. Содержание счетчика быстро убывает, а частота последовательности импульсов fо уменьшаетс . В момент,когда Nj, О,на первом выходе блока 3 формируетс  сигнал, который поступает на п тый вход блока 17 и устанавливает на его выходе знак выходного сигнала интегратора, соответствующий заданному направлению интегрировани , т.е. отрицательному . После перехода через нуль с:чет- чик 1 работает в обратном коде, т.е. вьпсодное число счетчика представл етс  в обратном двоичном коде, соответствующем отрицательному значению интегрировани . Число в обратном двоичном коде, поступающее с выхода счетчика 1 на вход блока 4, преобразуетс  в пр мой код числа отрицательного знака. Такие кодовые комбинации поступают на вход ЦАП 6,где преобразуютс  в напр жение отрицательной пол рности.When the integration direction changes to negative at the first output of block 7, O is formed, and at its third output - 1, which are prohibiting for logic element 9 and allowing for logic element 10. Such a state ensures the arrival of assignment pulses from the second output of block 7 through series-connected elements AND-NOT 10 and 16 to the input of the Subtraction of the counter 1. From this moment on, the pulses and f.s are fed to the input of the Subtraction. The content of the counter decreases rapidly, and the frequency of the pulse sequence f0 decreases. At the moment when Nj, O, a signal is generated at the first output of block 3, which arrives at the fifth input of block 17 and sets at its output the sign of the integrator output signal corresponding to a given integration direction, i.e. negative. After zero-crossing: the sensor 1 operates in the reverse code, i.e. The counter number is represented in the reverse binary code corresponding to a negative integration value. The number in the reverse binary code, coming from the output of counter 1 to the input of block 4, is converted into a forward code of the number of a negative sign. Such code combinations are fed to the input of a DAC 6, where they are converted to negative polarity voltages.

-.. - ..

В момент tj частота последовательности импулЬсов f обратной св зи достигает нул . После перехода через нуль направление частоты обратной св зи fи с и логические сигналы на первом и третьем выходах блока 8 измен ютс  на противоположные, т.е. измен ютс  на противоположные 1 на втором входе логического элемента И-НЕ 11 и О на втором входе логического элемента И-НЕ 12. При этом импульсы частоты обратной св зи с второго вь1хода блока 8 через логические элементы 11 и 15 будут поступать на вход Суммирование счетчика 1. В результате на выходе интегратора установитс  сигналAt time tj, the frequency of the feedback pulse sequence f reaches zero. After zero crossing, the direction of the feedback frequency f and c and the logical signals on the first and third outputs of block 8 are reversed, i.e. change to opposite 1 at the second input of the logical element AND-NOT 11 and O at the second input of the logical element AND-NOT 12. At the same time, the feedback frequency pulses from the second input of block 8 through the logic elements 11 and 15 will be fed to the input. 1. As a result, the signal will be set at the integrator output.

-UB.. / ( ) dt.-Ub .. / () dt.

В случае переполнени  In case of overflow

: 5: five

обратным кодом содержимое счетчика NCM достигает N (-N„.,0 ) При этом на втором выходе блока 3 формируетс  сигнап, который проходит через элемент 1.4 на третий вход логи- jg ческого элемента И-НБ 15 и запрещает прохозвдение последовательности импульсов через логический элемент И-НЕ 16 на вход Вычитание. Такое состо ние будет до тех пор, пока не jj наступит момент, когда f станет меньше fо.с, the reverse code of the NCM counter reaches N (-N „., 0) At the second output of block 3, a signal is formed, which passes through element 1.4 to the third input of the logical element I-NB 15 and prohibits the propagation of a sequence of pulses through a logical element AND-NOT 16 to input Subtraction. Such a state will be until jj comes a moment when f becomes less than fo.s,

В случае нулевого значени  частоты задани  if 3 О на четвертом выходе блока 7 формируетс  сигнал, нулевого 20 задани , поступающий на вход блока 17, где формируетс  сигнал со знаком , противоположным знаку направлени  частоты обратной св зи. При з О импульсы частоты обратной 25 св зи уменьшают содержимое счетчика как при пр мом, так и при обратном коде выходного сигнала счетчика до нул .In the case of a zero frequency of the task if 3 O at the fourth output of block 7, a signal is generated, zero 20 of the task arriving at the input of block 17, where a signal is formed with a sign opposite to the sign of the feedback frequency direction. At h 0, feedback frequency pulses 25 reduce the counter content in both forward and reverse code of the output signal of the counter to zero.

Предлагаемое устройство по срав- зо нению с прототипом позвол ет получить более высокую точность за счет устранени  нелинейности характеристики , обусловленной наличием двух каналов при одновременном упрощении устройства. Кроме того, предлагаемый цифровой интегратор обладает более широкими функциональными возможност ми , так как может быть использован как с аналоговым, так и с цифровым регул тором, т.е. в цифро- аналоговьпс и цифровых системах.The proposed device, in comparison with the prototype, allows to obtain higher accuracy by eliminating the non-linearity of the characteristic caused by the presence of two channels while simplifying the device. In addition, the proposed digital integrator has wider functionality, since it can be used with both analog and digital regulators, i.e. in digital-analog and digital systems.

Изобретение позвол ет повысить точность устройства и упростить его за счет одноканального исполнени  вместо двухканального, Предлагаемое устройство имеет более широкие функциональные возможности, так как оно может быть ийпользовано без переделок как с аналоговым, так и с цифровым выходом, т.е. оно-Может ,быть использовано в цифровых и цифроаналого- вых системах.The invention allows to increase the accuracy of the device and simplify it due to the single-channel version instead of the two-channel one. The proposed device has wider functionality, since it can be used without alterations both with analog and digital outputs, i.e. It-Can be used in digital and digital-analog systems.

3535

4545

5050

Claims (2)

Формула изобретени Invention Formula t. Реверсивный цифровой интегратор , содержащий цифроаналоговый преобразователь , реверсивный счетчик.t. Reversible digital integrator containing a digital-to-analog converter, reversible counter. 5five g j g j 0 5 0 5 о about 5five 5five выход которого соединен с входами блока контрол  нулевого положени  счетчика и блока контрол  переполнени  счетчика, генератор импульсов, выход Которого соединен с первыми входами блока формировани  частоты и направлени  обратной св зи и блока формировани  частоты и направлени  задани , первый выход которого соединен с первыми входами первого и второго элементов И-НЕ, вторые входы которых соединены соответственно с вторым и третьим выходами блока формировани  частоты и направлени  задани , первый выход блока формировани  частоты и направлени  обратной св зи соединен с первыми входами третьего и четвертого элементов И-гНБ, вторые входы которых соединены соответственно с вторым и третьим выходами блока формировани  частоты и направлени  обратной св зи, отличающийс  тек, что, с целью повьшени  точности устройства, в него введены блок преобразовани  кода, п тый, шестой, седьмой и восьмой элементы И-НЕ, блок формировани  знака выходного сигнала, первый, второй и третий входы котброго сое- i динены соответственно с вторым выходом блока формировани  частоты и направлени  обратной св зи, вторым и четвертым вьпсодами блока формировани  частоты и направлени  задани , а первый и второй выходы т с первыми входами соответственно п того и шестого элементов И-НЕ,вторые входы которых соединены с выходами соответственно блока контрол  нулевого положени  счетчика и блока .контрол  переполнени  счетчика, подключенных соответственно к п тому и четвертому входам блока формировани  знака выходного сигнала,первый второй и третий входы седьмого элемента И-НЕ соединены с выходами соответственно шестого, первого и третьего элементов И-НЕ, а выход - с первым входом реверсивного счетчика , выход которого соединен с первым входом блока преобразовани  кода, . вторьм входом соединенного с вторым выходом блока формировани  знака выходного сигнала, а выходом - с циф- роаналоговым преобразователем,первый, второй и третий входы восьмого элемента И-НЕ соединены с выходами соответственно второго, четвертого иthe output of which is connected to the inputs of the zero position control unit of the counter and the counter overflow control unit, a pulse generator whose output is connected to the first inputs of the frequency shaping unit and the feedback direction and the frequency shaping unit and the reference direction unit, the first output of which is connected to the first inputs of the first and the second elements AND-NOT, the second inputs of which are connected respectively to the second and third outputs of the frequency shaping unit and the reference direction, the first output of the frequency shaping unit and Feedback control is connected to the first inputs of the third and fourth I-GNB elements, the second inputs of which are connected respectively to the second and third outputs of the frequency shaping unit and the feedback direction, which is different in that, in order to improve the accuracy of the device, a block is entered into it code conversion, the fifth, sixth, seventh and eighth elements of AND-NOT, the output signal characterization block, the first, second and third inputs of the second are connected to the second output of the frequency shaping unit and directed feedback, the second and fourth outputs of the frequency shaping unit and the reference direction, and the first and second outputs with the first inputs of the fifth and sixth AND-NES elements, respectively, the second inputs of which are connected to the outputs of the counter control unit and the control unit, respectively. the overflow of the counter, connected respectively to the fifth and fourth inputs of the output signal forming unit, the first second and third inputs of the seventh AND-NO element are connected to the outputs of the sixth, first and the third element is NAND, and the output is to the first input of the reversible counter, the output of which is connected to the first input of the code conversion unit,. the second input of the output signal mark forming unit connected to the second output, and output to the digital-analog converter, the first, second and third inputs of the eighth AND – NES element are connected to the outputs of the second, fourth and п того элементов И-НЕ, а выход - с вторым входом реверсивного счетчика.n of the NAND elements, and the output with the second input of the reversible counter. 2. Интегратор по п. Г, о т л и- ча ю щ ий с   тем, что блок формировани  знака содержит дев тый и дес тый элементы И-НЕ, последовательно соединенные инвертор, одиннадцатый и двенадцатый элементы И-НЕ и триггер , выходы которого соединены соответственно с первым и вторым выходами Влока, А второй вход с выхо2. The integrator of clause D, of which the sign is formed so that the sign generation unit contains the ninth and tenth AND-NES elements, the inverter in series, the eleventh and twelfth AND-NOT elements, and the trigger, outputs which are connected respectively with the first and second outputs of the Vlock, and the second input from the output дом дев того элемента И-НЕ, первый и второй входы которого подключены соответственно к п тому и четвертому входам блока, второй и третий входы которого соединены соответствен но с вторым входом одиннадцатого элемен- та И-НЕ и .входом инвертора и вторым входом дес того элемента И-НЕ,первый вход которого подключен к первому входу блока, а выход - к второму входу двенадцатого элемента И-НЕ.the house of the ninth element IS-NOT, the first and second inputs of which are connected respectively to the fifth and fourth inputs of the unit, the second and third inputs of which are connected respectively to the second input of the eleventh element IS-NOT and the input of the inverter and the second input of the tenth element NAND, the first input of which is connected to the first input of the block, and the output - to the second input of the twelfth element NAND. Фиг./Fig. / fSbix, У26ш.fSbix, U26sh. /оg/ og /70&/ 70 & && Редактор М. ЛЬшьшEditor M. Lishsh Составитель В. ТитовCompiled by V. Titov Техред О.Гортвай Корректор Т. КолбTehred O. Gortvay Proofreader T. Kolb Заказ 3289/47 Тираж 85б ПодписноеOrder 3289/47 Circulation 85b Subscription ВНИИПИ Государственного комитета СССРVNIIPI USSR State Committee по делам изобретений и открытий 113035, Москва, Ж-35, Раушска  наб., д. 4/5for inventions and discoveries 113035, Moscow, Zh-35, Raushsk nab., 4/5 Производственно-полиграфическое предпри тие, г. Ужгород, ул. Проектна ,4Production and printing company, Uzhgorod, st. Project, 4 Ф(1г.ЗF (1g.Z