SU1226322A1 - Digital meter of alternating voltage level - Google Patents
Digital meter of alternating voltage level Download PDFInfo
- Publication number
- SU1226322A1 SU1226322A1 SU843806321A SU3806321A SU1226322A1 SU 1226322 A1 SU1226322 A1 SU 1226322A1 SU 843806321 A SU843806321 A SU 843806321A SU 3806321 A SU3806321 A SU 3806321A SU 1226322 A1 SU1226322 A1 SU 1226322A1
- Authority
- SU
- USSR - Soviet Union
- Prior art keywords
- input
- output
- digital
- counter
- outputs
- Prior art date
Links
Landscapes
- Measurement Of Current Or Voltage (AREA)
Abstract
Изобретение относитс к измерени м в технике св зи. Цель изобретени - повышение точности измерений . Устройство содержит компаратор 1, формирователь 2, логический блок 3, счетчик 4, реверсивный счетчик 5, цифроаналоговые преобразователи ЦАЛ 6 и 8 и источник 7 посто нного напр жени . Введение в устройство счетчика ЦАП 8, логического блока и образование новых св зей между элементами устройства позвол ет проводить два подцикла.измерени (грубого и точного) преобразовани . Причем ЦАП 6, производ подцикл грубого преобразовани , дает возможность ЦАП 8 произвести подцикл точного преобразовани , при котором амплитуда входного переменного сигнала близка к напр жению на аналоговом входе ЦАЛ 8. В описании дана принципиальна схема логического блока. 2 ил. Л 3Bf1 С (О (ЛThe invention relates to measurement in communication technology. The purpose of the invention is to improve the measurement accuracy. The device contains a comparator 1, a driver 2, a logic unit 3, a counter 4, a reversible counter 5, digital-to-analog converters DAL 6 and 8 and a source 7 of constant voltage. Introduction to the device of the D / A meter 8, the logic block and the formation of new connections between the elements of the device allows two sub-cycles of measurement (coarse and precise) transformation. Moreover, the D / A converter 6, producing a coarse conversion sub-cycle, makes it possible for the D / A converter 8 to produce a precise conversion sub-cycle at which the amplitude of the input variable signal is close to the voltage at the analog input of the DAL 8. The description of the circuit diagram of the logic unit is given. 2 Il. L 3Bf1 C (O (L
Description
Изобретение относитс к измереи м в технике св зи и может быть спользовано, дл измерени уровн еременного напр жени .The invention relates to measurements in a communication technique and can be used to measure the level of alternating voltage.
Целью изобретени вл етс повыение точности измерени за счет ввеени двух подциклов измерени - груого и точного преобразовани , а ффект повышени точности в предагаемом измерителе заключаетс в том, что ступень цифроаналогового реобразовани , производ подцикл грубого преобразовани , дает возможность точной ступени цифроаналогового преобразовани (ЦАП) произвести поддикл точного преобразовани , при котором амплитуда входного переменного сигнала близка к напр жению на аналоговом входе ЦАП.The aim of the invention is to increase the measurement accuracy by introducing two measurement sub-cycles — coarse and accurate conversion, and the effect of increasing the accuracy in the predictable meter is that the digital-to-analogue conversion stage, producing a coarse-conversion subcycle, enables the digital-to-analogue conversion (DAC) to perform an exact step. A sub-conversion of exact conversion, in which the amplitude of the input variable signal is close to the voltage at the analog input of the D / A converter.
На фиг.1 приведена структурна схема устройства; на фиг.2 - принди- пиальна схема логического блока. Цифровой измеритель уровн переменного напр жени (фиг,1) содержит компаратор 1, первый вход кото- рого соединен с входом формировател 2 и вл етс входом устройства, выход компаратора I подключен к первому входу логического блока 3, к второму входу которого подключен выход формировател 2, к третьему входу подключен выход кнопки запуска. Первый и второй выходы логического блока 3 подключены к входам счетчика 4, второй и третий выходы логичес кого блока 3 соединены с входам: реверсивного счетчика 5. Выходы счетчика 4 подключены к цифровым входам цифроаналогового преобразовател 6 и параллельно к цифровому вычислительному блоку. Аналоговый вход циф)ро- аналогового преобразовател 6 соединен с выходом источника 7 посто нного напр жени .Figure 1 shows the block diagram of the device; FIG. 2 is a conventional logic block diagram. The digital AC voltage level meter (FIG. 1) contains a comparator 1, the first input of which is connected to the input of the imaging unit 2 and is the device input, the output of the comparator I is connected to the first input of the logic unit 3, to the second input of which the output of the imaging device 2 is connected , a launch button output is connected to the third input. The first and second outputs of logic unit 3 are connected to the inputs of counter 4, the second and third outputs of logic unit 3 are connected to the inputs of: reversing counter 5. The outputs of counter 4 are connected to the digital inputs of digital-to-analog converter 6 and parallel to the digital computing unit. The analog input digital-to-analog converter 6 is connected to the output of a constant-voltage source 7.
Выход цифроаналогового преобразовател 6 подключен к аналоговом / входу цифроаналогового преобразовател 8, Цифровые входы цифроаналогового преобразовател 8 соединены с выходами реверсивного счетчика 5 и параллельно с вычислительным блоком. Выход цифроаналогового преобразовател 8 подключен к второму входу компаратора 1 .The output of the digital-to-analog converter 6 is connected to the analog / input of the digital-to-analog converter 8. The digital inputs of the digital-to-analog converter 8 are connected to the outputs of the reversing counter 5 and in parallel with the computing unit. The output of the digital-to-analog converter 8 is connected to the second input of the comparator 1.
Устройство работает следующим образом .The device works as follows.
Цикл измерени начинаетс подачей на вход Пуск логического блока 3 ко- The measurement cycle starts by applying to the input. The start of logic block 3
10ten
1515
2020
2525
30thirty
3535
4040
30thirty
5555
роткого импульса положительной пол р- ности. После чего выходы реверсивного счетчика 5 и счетчика 4 устанавливаютс соответственно в единичные и нулевые состо ни подачей на их установочные входы импульса с второго выхода логического блока 3.of a short impulse of a positive pnness. After that, the outputs of the reversible counter 5 and the counter 4 are set to single and zero states, respectively, by applying to their installation inputs a pulse from the second output of the logic unit 3.
В результате на выходе 6 установитс напр жение, равное нулю, а ЦДЛ 8 будет работать в режиме трансл ции напр жени с аналогового входа на выход. Таким обратом, исходное компенсирующее напр жение на втором входе компаратора 1 будет равно нулю.As a result, the output 6 will establish a voltage equal to zero, and the digital laboratory 8 will operate in the mode of voltage translation from the analog input to the output. In this way, the initial compensation voltage at the second input of comparator 1 will be zero.
Цикл измерени состоит из двух подциклов: грубого и точного измерени . При первом грубом подцикле логический блок 3 транслирует импульсы с входа b на свой первый вход J . Далее эти импульсы поступают на счет- ньй вход счетчика 4. С каждьгм периодом входного переменного сигнала двоична комбинаци на выходах счетчика 4 увеличиваетс на единицу и напр жение на выходе ЦАП 6 увеличиваетс на величины U2 Это напр жение, поступа через ЦАП 8 на второй вход компаратора 1, вызывает сужение импульсов на выходе последнего с каждым периодом . При превышении величины компенсирующего напр жени амплитуды входного сигнала импульсы на выходе компаратора 1 исчезают. Этот факт регистрируетс логическим блоком 3, и он производит переключение трансл ции импульсов формировател 2 с первого выхода о на третий i . С этого момента начинаетс второй - точный подцикл измерени , в течение которого импульсь с выхода формировател 2 через логический блок 3 постулают на вычитающий вход первого реверсивного счетчика 5, который при этом на каждом последующем периоде уменьшает двоичну -э комбинацию на своих выходах на единицу, вси:1едствие чего компенсирующее напр жение на выходе ЦАП 8 уменьшаетс на величины А,. Б момент времб .ни,, когда компенсирующее напр жение станет больше амплитуды входного сигнала, на выходе компаратораThe measurement cycle consists of two subcycles: coarse and precise measurement. In the first coarse sub-cycle, logical block 3 transmits pulses from input b to its first input J. Then, these pulses go to the counting input of counter 4. With each period of the input variable signal, the binary combination at the outputs of counter 4 increases by one and the voltage at the output of the DAC 6 increases by U2 This voltage is fed through the DAC 8 to the second input of the comparator 1, causes a narrowing of the pulses at the output of the latter with each period. When the value of the compensating voltage amplitude of the input signal is exceeded, the pulses at the output of comparator 1 disappear. This fact is registered by the logic unit 3, and it switches the translation of the pulse of the shaper 2 from the first output to the third i. From this moment begins the second - accurate measurement sub-cycle, during which the pulse from the output of the imaging unit 2 through the logic unit 3 is postulated to the subtractive input of the first reversible counter 5, which in each subsequent period reduces the binary -e combination at its outputs by one, all : 1 the consequence is that the compensating voltage at the output of the D / A converter 8 is reduced by A ,. At the moment of time, when the compensating voltage becomes greater than the amplitude of the input signal, the output of the comparator
1по вл етс импульс, который регистрируетс блоком 3. По этому факту логический блок 3 прекращает трансл цию t:tMnynbcoB с выхода формировател 1p is a pulse, which is registered by block 3. By this fact, logic block 3 stops broadcasting t: tMnynbcoB from the output of the driver
2на свои выходы и цикл измерени заканчиваетс . Двоичные комбинации2 on its outputs and the measurement cycle ends. Binary combinations
с выходов реверсивного счетчика 5 from the outputs of the reversible counter 5
и счетчика 4 поступают в цифровой вычислительный блок, который производит операцию делени показаний реверсивного счетчика 5 на показани счетчика 4 и выдает цифровой результат амплитуды входного переменного напр жени ,and the counter 4 is fed to a digital computing unit, which performs the operation of dividing the readings of the reversible counter 5 by the readings of the counter 4 and provides a digital result of the amplitude of the input alternating voltage,
Из приведенного описани функционировани цифрового измерител уровн переменного напр жени видно, что первый грубый подцикл измерени обеспечивает вьтолнение услови , когда . напр жение источника 7 и делитс From the above description of the operation of a digital ac voltage level meter, it can be seen that the first coarse measurement subcycle ensures that the conditions are fulfilled when. source voltage 7 and divided
ЦАП 6 до величины, близкой к амплитуде входного сигнала, и подаетс на аналоговый вход ЦДЛ 8, участвующего во втором точном поддикле измерени . Логический блок (фиг.2), в котором вход Пуск подсоединен к тактовому входу С D-триггера 9, информа- ционньй вход D Которого подсоединен к шине логической единицы, а выход - к информационному входу D второго р-триггера 10, выход которого подсоединен к первому входу первого элемента И 11, выход которого подключен к выходу С блока 3 и установочному входу R в триггера 9, и к тактовому входу С третьего D-триггера 12, информационный йход D которого подсоединен к шине логической единицы, а установочный вход R - к установочному входу S RS-триггера 13 и к выходу второго элемента И 14, первый вход которого подсоединен к выходу инвертора 15 и к тактовому входу С четвертого D-трИггера 16, а второй вход - к инверсному выходу того же триггера 16, информационный вход D ,которого подсоединен к шине логического нул , а установочный вход S - к входу е блока 3 и к установочному входу R RS-триггера 13, выход которого подсоединен к второму входуThe DAC 6 is close to the amplitude of the input signal, and is fed to the analog input of the DSC 8, which participates in the second accurate measurement sub-loop. The logic block (figure 2), in which the Start input is connected to the clock input C of the D-flip-flop 9, information input D of which is connected to the bus of the logical unit, and the output is connected to the information input D of the second p-flip-flop 10, the output of which is connected to the first input of the first element 11, the output of which is connected to the output C of block 3 and the installation input R in trigger 9, and to the clock input C of the third D-trigger 12, information input D of which is connected to the bus of the logical unit, and the installation input R - to the setup input S of the RS flip-flop 13 and to the output in the second element And 14, the first input of which is connected to the output of the inverter 15 and to the clock input C of the fourth D-TRIGGER 16, and the second input to the inverse output of the same trigger 16, information input D, which is connected to the logical zero bus, and the installation input S - to the input e of the block 3 and to the installation input R of the RS flip-flop 13, the output of which is connected to the second input
устанавливаютс в нули, а четвертый set to zeros and the fourth
D-триггер 16 в единицу. Импульсы, поступающие с входа Ь, инвертируютс инвертором 15. По задним фронтам по5 лученных импульсов в четвертый D-триг гер 16 заноситс логический нуль. Но, однако, импульсами с входае четвертый D TpHrrep 16 устанавливаетс в состо ние логической единицы, при10 чем в нерабочем и рабочем режимах измерител (соответственно импульсы на выходе компаратора имеют скважность 2 или сужаютс ) на инверсном выходе четвертого D-триггера 16, ли15 бо поддерживаетс состо ние логического нул , либо по вл ютс импульсы , укладывающиес в интервалы между импульсами на выходе инвертора 15. Таким образом, совпадение на входахD-flip-flop 16 to one. The pulses coming from the input b are inverted by the inverter 15. On the back edges of the received pulses, the fourth D-Trigger 16 enters a logical zero. But, however, pulses from the input of the fourth D TpHrrep 16 are set to the state of a logical unit, when the meter is in non-working and operating modes (respectively, the pulses at the comparator output have a duty cycle of 2 or are narrowed) at the inverse output of the fourth D-trigger 16, or 15 is supported a state of logical zero, or pulses appearing that fall within the intervals between the pulses at the output of the inverter 15. Thus, the coincidence at the inputs
20 второго элемента И 14 не происходит и на его выходе поддерживатс посто н но уровень логического нул .20 of the second element AND 14 does not occur and at its output a constant of logic level zero is maintained.
А по заднему фронту импульса, подаваемого на вход Пуск, в первыйAnd on the falling edge of the pulse fed to the Start input, the first
25 D-триггер 9 заноситс логическа единица , котора по очередному заднему фронту импульсов, подаваемых на вход Ь, переписываетс во второй D-триггер 10. В результате этого начинает30 с трансл ци импульсов с входа Ь на выход С через первый элемент И II. Первый же импульс, прошедший на его выход, установит первый D-триггер 9 в нулевое состо ние, которое перепи ,. шетс и во второй D-трнггер 10 задним фронтом этого же импульса. Б результате на выход С пройдет единственный импульс, который установит счетчики в необходимые состо ни и25 D-flip-flop 9 enters the logical unit, which is transferred to the second D-flip-flop 10 by the next falling edge of the pulses fed to input b, and as a result begins 30 with the translation of pulses from input b to output C through the first element II. The first impulse that passed to its output will set the first D-flip-flop 9 to the zero state, which is written,. It is also observed in the second D-thrnger 10 by the falling edge of the same pulse. As a result, a single impulse will pass to exit C, which will set the counters to the required states and
4Q своим задним фронтом запишет логическую единицу в третий D-триггер 12, после чего начнетс трансл ци импуль сов с входа Ь на выход d через четвертый элемент И 18. Начнетс вы504Q, with its falling edge, will write down the logical unit to the third D-flip-flop 12, after which the transmission of pulses will start from the input L to the output d through the fourth element I 18. You will begin
третьего элемента И 17, выход которо- 45 полнение грубого подцикла измерений, го подсоединен к выходу i блока 3, а первый вход к входу Ь к которому также подсоединен вход инвертора 15, тактовый вход с второго D-триггера 10, вторые входы первого 11, третьего 1 7 и четвертого 18 элементов И, выход последнего подсоединен к выходу J (счетный вход счетчика), а первый вход к выходу третьего D-триггера 12, функционирует следующим об- 55 мента И 14, поступит логическа единица . В результате чего выходные им- разом,the third element And 17, the output of which is 45 the completion of a rough measurement subcycle, is connected to the output i of block 3, and the first input to the input b to which the input of the inverter 15 is also connected, the clock input from the second D-flip-flop 10, the second inputs of the first 11, the third 1 7 and the fourth 18 elements And, the output of the latter is connected to the output J (counting input of the counter), and the first input to the output of the third D-flip-flop 12, functions as follows And 14, a logical unit will arrive. As a result, the weekend is
Перед началом работы В-триггеры с пульсы инвертора 15 будут поступать первого по третий и RS-триггер 13 на выход второго элемента И 14. ТреBefore starting work, the B-triggers from the pulses of the inverter 15 will be received first through the third and the RS-trigger 13 to the output of the second element I 14. Tre
в течение которого импульсы на входе .е сужаютс и исчезают. При первом же исчезновении импульса на входе е единичное состо ние четвертого D-триггера 16 за промежуток между двум импульсами на выходе инвертора I5 не будет восстановлено, и с инверсного выхода четвертого D-триггера 16 на второй вход второго эле226322during which the input pulses .e narrow and disappear. At the first disappearance of the pulse at the input, the unit state of the fourth D-flip-flop 16 for the interval between two pulses at the output of the I5 inverter will not be restored, and from the inverse output of the fourth D-flip-flop 16 to the second input of the second elec 226322
устанавливаютс в нули, а четвертыйset to zeros and the fourth
D-триггер 16 в единицу. Импульсы, поступающие с входа Ь, инвертируютс инвертором 15. По задним фронтам по5 лученных импульсов в четвертый D-триггер 16 заноситс логический нуль. Но, однако, импульсами с входае четвертый D TpHrrep 16 устанавливаетс в состо ние логической единицы, при10 чем в нерабочем и рабочем режимах измерител (соответственно импульсы на выходе компаратора имеют скважность 2 или сужаютс ) на инверсном выходе четвертого D-триггера 16, ли15 бо поддерживаетс состо ние логического нул , либо по вл ютс импульсы , укладывающиес в интервалы между импульсами на выходе инвертора 15. Таким образом, совпадение на входахD-flip-flop 16 to one. The pulses coming from the input b are inverted by the inverter 15. On the back edges of the received pulses, a fourth zero is entered into the fourth D-flip-flop 16. But, however, pulses from the input of the fourth D TpHrrep 16 are set to the state of a logical unit, when the meter is in non-working and operating modes (respectively, the pulses at the comparator output have a duty cycle of 2 or are narrowed) at the inverse output of the fourth D-trigger 16, or 15 is supported a state of logical zero, or pulses appearing that fall within the intervals between the pulses at the output of the inverter 15. Thus, the coincidence at the inputs
20 второго элемента И 14 не происходит и на его выходе поддерживатс посто нно уровень логического нул .20 of the second element AND 14 does not occur, and a logic zero level is constantly maintained at its output.
А по заднему фронту импульса, подаваемого на вход Пуск, в первыйAnd on the falling edge of the pulse fed to the Start input, the first
25 D-триггер 9 заноситс логическа единица , котора по очередному заднему фронту импульсов, подаваемых на вход Ь, переписываетс во второй D-триггер 10. В результате этого начинает30 с трансл ци импульсов с входа Ь на выход С через первый элемент И II. Первый же импульс, прошедший на его выход, установит первый D-триггер 9 в нулевое состо ние, которое перепи ,. шетс и во второй D-трнггер 10 задним фронтом этого же импульса. Б результате на выход С пройдет единственный импульс, который установит счетчики в необходимые состо ни и25 D-flip-flop 9 enters the logical unit, which is transferred to the second D-flip-flop 10 by the next falling edge of the pulses fed to input b, and as a result begins 30 with the translation of pulses from input b to output C through the first element II. The first impulse that passed to its output will set the first D-flip-flop 9 to the zero state, which is written,. It is also observed in the second D-thrnger 10 by the falling edge of the same pulse. As a result, a single impulse will pass to exit C, which will set the counters to the required states and
4Q своим задним фронтом запишет логическую единицу в третий D-триггер 12, после чего начнетс трансл ци импуль- сов с входа Ь на выход d через четвертый элемент И 18. Начнетс вы4Q, with its falling edge, writes a logical unit to the third D-flip-flop 12, after which the translation of pulses from input L to output d through the fourth element I 18 begins. You will begin
полнение грубого подцикла измерений, мента И 14, поступит логическа единица . В результате чего выходные им- ,the completion of a coarse subcycle of measurements, ment And 14, will be a logical unit. As a result, the weekend im-
в течение которого импульсы на входе .е сужаютс и исчезают. При первом же исчезновении импульса на входе е единичное состо ние четвертого D-триггера 16 за промежуток между двум импульсами на выходе инвертора I5 не будет восстановлено, и с инверсного выхода четвертого D-триггера 16 на второй вход второго элетий о триггер 12 установитс в нулевое состо ние, а RS-триггер 13 в единичное , т.е. произойдет переключение трансл ции импульсов с входа Ь на выход i через третий элемент И 17. Начнетс точный подцикл измерени , фактом завершени которого будет по вление импульса на входе б . По нему RS-тригг.ер 13 установитс в нулевое состо ние и трансл ци импульсов прекратитс .during which the input pulses .e narrow and disappear. At the first disappearance of the pulse at the input, the unit state of the fourth D-flip-flop 16 for the interval between two pulses at the output of the I5 inverter will not be restored, and from the inverse output of the fourth D-flip-flop 16 to the second input of the second elet. tion, and the RS-trigger 13 in the unit, i.e. the pulses will be switched from input b to output i through the third element I 17. An exact measurement sub-cycle will begin, the completion of which will be the appearance of a pulse at the input b. According to it, RS-trigger 13 will be set to the zero state and the pulse transmission will stop.
Claims (1)
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU843806321A SU1226322A1 (en) | 1984-10-22 | 1984-10-22 | Digital meter of alternating voltage level |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU843806321A SU1226322A1 (en) | 1984-10-22 | 1984-10-22 | Digital meter of alternating voltage level |
Publications (1)
Publication Number | Publication Date |
---|---|
SU1226322A1 true SU1226322A1 (en) | 1986-04-23 |
Family
ID=21144445
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
SU843806321A SU1226322A1 (en) | 1984-10-22 | 1984-10-22 | Digital meter of alternating voltage level |
Country Status (1)
Country | Link |
---|---|
SU (1) | SU1226322A1 (en) |
-
1984
- 1984-10-22 SU SU843806321A patent/SU1226322A1/en active
Non-Patent Citations (1)
Title |
---|
Патент US № 4194185, кл. Н 03 К 13/02, 1981. Авторское свидетельство СССР № 426191, кл. G 01 R 17/20, 1960. * |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
SU1226322A1 (en) | Digital meter of alternating voltage level | |
SU1070528A1 (en) | Polyphase pulse stabilizer | |
SU1406559A1 (en) | Device for measuring time of setting of output signal of digital-analog converters | |
SU1275308A1 (en) | Active power-to-digital code converter | |
SU828401A1 (en) | Follow-up analogue-digital converter | |
SU1653145A1 (en) | Delay device | |
SU943584A1 (en) | Digital stroboscopic converter | |
SU1385232A1 (en) | Oscillating frequency digital generator | |
SU1332530A1 (en) | Device for measuring the setting time of output voltage of the digital-to-analog converter | |
SU1297003A1 (en) | Device for determining time position of absolute maximum in signal implementation | |
SU1238030A1 (en) | Reversible digital integrator | |
SU1251323A1 (en) | Voltage-to-digital converter | |
SU1538216A2 (en) | Infralow frequency signal generator | |
SU1626177A1 (en) | Harmonic signal frequency meter | |
SU801243A1 (en) | Recirculation-type time interval meter | |
SU1411678A1 (en) | Active energy-to-digital code converter | |
SU1483620A1 (en) | Device for generating signals at specified relative pulse duration with variable input frequency | |
SU697962A1 (en) | Meter of pulse recurrence frequency fluctuations | |
SU1667219A1 (en) | Digital three-phase generator | |
SU1359911A1 (en) | Analog-to-digital frequency converter | |
SU1220127A1 (en) | Device for converting and phase modulating of signal to digital code | |
SU1430946A1 (en) | Digital generator of periodic functions | |
SU1640828A1 (en) | Parallel-to-serial converter | |
SU934481A1 (en) | Function approximation device | |
SU1388989A2 (en) | A-d converter |