SU1758872A1 - Pulse recurrence rate divider of voltage-to-frequency converter - Google Patents

Abstract

Сущность изобретени : устройство содержит: преобразователь /1/ напр жение- частота, входную шину /2/, RS-триггер /З/, делитель /5/ частоты, элементы И /4.6.7 и 8/, счетчики /9,10/ импульсов, компаратор /11/ кодов, одновибратрр /12/, D-триггер /13/, элемент /14/ задержки, выходные шины /15,16.17/, 2-1-4-6-9-11-8-14-15, 2-1-3-7- 10-11-8-13-16, 2-1-4-5-12-8-6. 1 ил.The essence of the invention: the device contains: converter / 1 / voltage-frequency, input bus / 2 /, RS flip-flop / G /, divider / 5 / frequencies, And / 4.6.6 and 8 / elements, counters / 9,10 / pulses, comparator / 11 / codes, one-vibrator / 12 /, D-flip-flop / 13 /, element / 14 / delays, output buses /15,16.17/, 2-1-4-6-9-11-8-14- 15, 2-1-3-7-10-11-8-13-16, 2-1-4-5-12-8-6. 1 il.

Description

Изобретение относитс  к импульсной технике и может быть использовано в автоматике и измерительной технике.The invention relates to a pulse technique and can be used in automation and measurement technology.

Цель изобретени  - повышение информационной точности за счет контрол  преобладающей пол рности сходного аналогового сигнала.The purpose of the invention is to increase the information accuracy by controlling the prevailing polarity of a similar analog signal.

Структурна  электрическа  схема устройства показана на чертеже.The structural electrical circuit of the device is shown in the drawing.

Устройство содержит преобразователь 1 напр жение-частота (ПНЧ), входную шину 2, RS-триггер З, первый элемент И 4, делитель 5 частоты, второй, третий и четвертый элементы И 6, 7, и 8, первый и второй счетчики 9 и 10 импульсов, компаратор 11 кодов, одновибрзтор 12, D-триггер 13, элемент 14 задержки, первую, вторую и третью выходные шины 15, 16 и 17.The device contains a voltage-frequency converter (PNC) 1, input bus 2, RS flip-flop 3, first element 4, frequency divider 5, second, third and fourth elements 6, 7, and 8, first and second counters 9 and 10 pulses, comparator 11 codes, one-shot 12, D-flip-flop 13, delay element 14, first, second and third output tires 15, 16 and 17.

Устройство работает следующим образом .The device works as follows.

Аналоговый сигнал поступает на входную шину 2. При положительной пол рности этого сигнала на первом выходе ПНЧ 1 формируетс  импульсна  последовательность с частотой следовани , пропорциональной величине входного напр жени . На втором выходе в этом случае действует неизменный уровень. При отрицательной пол рности входного сигнала импульсна  последовательность будет наблюдатьс  на втором выходе ПНЧ 1, а на его первом выходе - неизменный уровень. Переброс импульсов с одного выхода ПНЧ 1 на его другой выход регистрируетс  RS-триггером 3; в первом случае на его пр мом выходе будет, например, единичный логический уровень; а втором - нулевой. Суммарна  последовательность импульсов ПНЧ 1 поступает через элемент И 4 на делитель 5 частоты, делитс  с его помощью в заданное число раз. Задним фронтом импульсы делислAn analog signal is fed to the input bus 2. If this signal is positive polarity, the first output of the FSP 1 generates a pulse sequence with a frequency that is proportional to the input voltage. At the second exit in this case the constant level acts. With a negative polarity of the input signal, the pulse sequence will be observed at the second output of the IFU 1, and at its first output - a constant level. The transfer of pulses from one output of the FPU 1 to its other output is recorded by the RS flip-flop 3; in the first case, at its direct output there will be, for example, a single logical level; and the second is zero. The total sequence of pulses of the LFR 1 is fed through the AND 4 element to the frequency divider 5, divided with it by a specified number of times. Back edge impulses delisl

сwith

XI слXI cl

00 00 VI00 00 VI

юYu

тел  5 частоты запускают одновибратор 12, который коротким сформированным им импульсом устанавливает в исходное состо ние делитель 5 частоты, а также первый и второй счетчики 9 и 10.The frequency bodies 5 trigger the one-shot 12, which, in a short pulse, sets the divider 5 to the initial state, as well as the first and second counters 9 and 10.

В период времени между импульсами на выходе делител  5 частоты в зависимости от пол рности исходного аналогового сигнала и, следовательно, от логических уровней на выходах RS-триггера З суммарна  импульсна  последовательность будет поступать через элемент И 6 на вход первого счетчика 9 или через элемент И 7 на вход второго счетчика 10. В итоге в счетчике 9 накопитс  число, пропорциональное площади входного сигнала положительной пол рности , а в счетчике 10 - площади сигнал отрицательной пол рности, Коды чисел счетчиков 9 и 10 поступают на входы компаратора 11, первый и второй, несущие информацию о неравенстве чисел, например информацию Больше. Сигнал с первого выхода компаратора 11, несущий информацию о равенстве чисел, подают на первичный вход четвертого элемента И 8, а на второй вход указанного элемента подают импульс поделенной частоты, снимаемой с выхода делител  5 частоты.In the period between the pulses at the output of the splitter 5 frequency depending on the polarity of the original analog signal and, therefore, from the logic levels at the outputs of the RS flip-flop 3, the total pulse sequence will flow through element 6 to the input of the first counter 9 or element 7 to the input of the second counter 10. As a result, the counter 9 accumulates a number proportional to the square of the input signal of positive polarity, and in the counter 10 - the square is a signal of negative polarity, the codes of the numbers of the counters 9 and 10 are fed to the input the comparator 11, the first and second bearing information on the inequality of numbers, such as the information more. The signal from the first output of the comparator 11, carrying information about the equality of numbers, serves to the primary input of the fourth element And 8, and to the second input of the specified element serves the impulse divided frequency, taken from the output of the divider 5 frequency.

В случае неравенства площадей разных пол рностей исходного аналогового сигнала в промежутке времени между импульсами поделенной частоты эти импульсы будут проходить через четвертый элемент И 8 на С-вход триггера 13. При этом на его Q-выхо- де сформируетс  сигнал с логическим уровнем , соответствующим логическому уровню на втором выходе компаратора, соединенном с D-входом триггера 13. Другими словами , логической единице на Q-выходе D-триггера 13 будет соответствовать такой вид исходного аналоювого сигнала, когда в интервале между поделенными импульсами площадь положительной пол рности указанного сигнала, например, больше площади его отрицательной пол рности. Логическому нулю на том же выходе D-триггера 13 в этих услови х будет соответствовать обратное отношение отмеченных площадей. Сам импульс поделенной частоты , пройд  через элемент задержки 14, поступит на выход устройства, Элемент задержки 14 компенсирует врем  срабатывани  триггера 13 и необходим дл  того, чтобы выходу импульса поделенной частоты предшествовал сигнал знака результирующейIn case of inequality of areas of different polarities of the original analog signal in the time interval between pulses of a divided frequency, these pulses will pass through the fourth element AND 8 to the C input of the trigger 13. In this case, at its Q-output a signal with a logical level corresponding to the logical the level at the second output of the comparator connected to the D-input of the trigger 13. In other words, the logical unit on the Q-output of the D-flip-flop 13 will correspond to this type of the original analog signal, when in the interval between the divided square pulse of positive polarity of said signal, for example, greater than the area of its negative polarity. The logical zero at the same output of the D-flip-flop 13 in these conditions will correspond to the inverse ratio of the marked areas. The impulse of the divided frequency, passed through the delay element 14, goes to the output of the device. The delay element 14 compensates for the response time of the trigger 13 and is necessary so that the output of the impulse of the divided frequency is preceded by a sign signal of the resulting

пол рности исходного аналогового сигнала.polarity of the original analog signal.

При раценстве площадей разнопол рных входных сигналов преобразовател  1When rastenstvu areas of different polarity input signals of the inverter 1

элемент И 8 по команде компаратора 11element And 8 at the command of the comparator 11

закрываетс , Импульсы поделенной частоты на выход устройства при этом не поступают .closes, the divided frequency pulses do not arrive at the output of the device.

Claims (1)

Формула изобретени Invention Formula Делитель частоты следование импуль- COD преобразовател  напр жение-частота, содержащий преобразователь напр жение- частота, вход которого соединен с входной шиной, а первый и второй выходы соединены соответственно с входами установки 0 и 1 RS-триггера и первым и вторым входами первого элемента И, делитель частоты, отличающийс  тем, что, с целью повышени  информационной точности, в него впедены второй, третий, четвертый элементы И, первый и второй счетчики импульсов, компаратор кодов, одновибратор, П-триггер и элемент задержки, выход которого соединен с первой выходной шиной, а вход - сThe frequency divider is a pulse-COD voltage-frequency converter containing a voltage-frequency converter, the input of which is connected to the input bus, and the first and second outputs are connected respectively to the installation inputs 0 and 1 of the RS flip-flop and the first and second inputs of the first element And , a frequency divider, characterized in that, in order to improve information accuracy, the second, third, fourth And elements, the first and second pulse counters, a code comparator, a one-shot, a P-flip-flop and a delay element, whose output connected to the first output bus, and the input is from выходом четвертого элемента И и входом синхронизации D-триггера, пр мой и инверсный выходы которого соединены соответственно со оторой и третьей выходными шинами, а информационный вход - с выходом А В компаратора кодов, выход А В которого соединен с первым входом четвертого элемента И, второй вход которого соединен с выходом делител  частоты и входом однопибрзтора, выход которого соединенthe output of the fourth element And the synchronization input of the D-flip-flop, the direct and inverse outputs of which are connected respectively to the outboard and the third output buses, and the information input to the output A of the code comparator, the output A of which is connected to the first input of the fourth element And, the second the input of which is connected to the output of a frequency divider and the input of a single-vibrator, the output of which is connected со входами установки 0 делител  частоты и первого и второго счетчиков импульсов, информационные выходы которых соединены соответственно с первой и второй группами входов компаратора кодов, а входы синхронизации - соответственно с выходами второго и третьего элементов И, первые входы которых соединены со входом делител  частоты и выходом первого элемента И, а вторые входы соединены соответственно, сwith the inputs of the installation of the 0 frequency divider and the first and second pulse counters, the information outputs of which are connected respectively to the first and second groups of inputs of the code comparator, and the synchronization inputs to the outputs of the second and third elements AND, the first inputs of which are connected to the input of the frequency divider and output the first element is And, and the second inputs are connected respectively, with 0 пр мым и инверсным выходами триггера.0 direct and inverse trigger outputs.