SU1653140A1 - Pulse sequence driver - Google Patents

Abstract

Изобретение относитс  к импульсной технике, в частности к контрольно-диагностической аппаратуре, и может быть использовано при проектировании генераторов с программно измен емыми частотой, длительностью, амплитудой импульсов, а также с формированием периодических последовательностей с заданным числом импульсов в цикле и с заданным числом циклов выдачи. Цель изобретени  - расширение функциональных возможностей устройства за счет обеспечени  возможности формировани  периодических последовательностей с заданным числом циклов выдачи последовательностей и с заданным числом импульсов в цикле, а также повышение точности формировани  импульсов пуSThe invention relates to a pulse technique, in particular to diagnostic equipment, and can be used in designing generators with programmable frequency, duration, amplitude of pulses, as well as with the formation of periodic sequences with a given number of pulses in a cycle and with a given number of delivery cycles. . The purpose of the invention is to expand the functionality of the device by providing the possibility of forming periodic sequences with a given number of cycles of issuing sequences and with a given number of pulses in the cycle, as well as improving the accuracy of the formation of pulses.

Description

Изобретение относитс  к импульсной технике, в частности к контрольно-ди- 20 агностической аппаратуре, и может быть использовано при проектировании генераторов с программно измен емыми частотой, длительностью, амплитудой импульсов, а также с формированием 25 периодических последовательностей с заданным числом импульсов в цикле и с заданным числом циклов выдачи.The invention relates to a pulse technique, in particular to control and diagnostic equipment, and can be used in designing generators with programmable frequency, duration, amplitude of pulses, as well as with the formation of 25 periodic sequences with a given number of pulses in a loop and given the number of cycles of issue.

Цепь изобретени  - расширение функциональных возможностей устройст- 30 ва за счет обеспечени  возможности формировани  периодических последовательностей с заданным числом импульсов в цикле выдачи и с заданнымчислом циклов выдачи последовательностей,а 35 также повышение точности формировани  импульсов путем устранени  на вершинах импульсов паразитных выбросов и нер.авномерностей.The circuit of the invention is the extension of the functional capabilities of the device by providing the possibility of forming periodic sequences with a given number of pulses in the issuance cycle and with a specified number of cycles of issuing sequences, and 35 also increasing the accuracy of the formation of pulses by eliminating spurious emissions and unevenness on the tops of the pulses.

т -40t -40

На фиг. 1 представлена функциональ-,FIG. 1 shows the functional,

на  схема устройства дл  формировани  последовательностей импульсов; на фиг. 2 - схема переключател  тока; ,«а фиг. 3 - функциональна  схема вы- ., ходкого блока согласовани ; на фиг.А - то же, блока ввода данных; на фиг.5 - то же, устройства управлени ; на фиг. 6 - временные диаграммы работы.on the circuit of the device for forming pulse sequences; in fig. 2 is a current switch circuit; , “And FIG. 3 is a functional diagram of a high-speed matching block; on figa - the same block data; 5 is the same as the control devices; in fig. 6 - time diagrams of work.

Устройство дл  формировани  последовательностей импульсов (фиг. 1) включает первый 1, второй 2, третий 3 счетчики импульсов, первый 4, второй 5, третий 6 запоминающие блоки, первый 7, второй 8 блоки цифроаналого- вого преобразовани  (ЦА11), дешифра- 55 тор 9, первый 10 и второй 11 коммутаторы сигналов, первый 12, второй 13 и третий 14 логические элементы ИЛИ,The device for forming sequences of pulses (Fig. 1) includes the first 1, second 2, third 3 pulse counters, the first 4, the second 5, the third 6 storage blocks, the first 7, the second 8 blocks of digital-to-analog conversion (TsA11), 55 torus 9, first 10 and second 11 signal switches, first 12, second 13 and third 14 logical elements OR,

элемент ЗАПРЕТ 15, первый 16 и вто рой 17 элементы задержки, тактируемый триггер 18, первый 19 и второй 20 переключатели тока, выходной блок 21 согласовани , генератор 22, делительBANE 15, first 16 and second 17 delay elements, clocked trigger 18, first 19 and second 20 current switches, output matching unit 21, generator 22, divider

23частоты следовани  импульсов, а также блоки 24 и 25 управлени  и ввода данных. Выходы первого 4 и«третьего 6 запоминающих блоков соответственно через первый 7 и второй 8 блоки ЦАП и через первый 19 и второй 20 переключатели тока подключены к входу выходного блока 21 согласовани . Соответствующие информационные входы первого 4 и третьего 6 запоминающих блоков объединены между собой и подключены к соответствующим выходам блока 25 ввода данных, первый управл ющий выход которого соединен с вторыми входами второго 13 и третьего 14 элементов ИЛИ, а вход - с входом блока 24 управлени  и первым выходом генератора 22 импульсов-. Второй выход генератора 22 импульсов соединен с тактовым входом делител  23 следовани  импульсов, управл ющий вход которого подключен к второму выходу блока23 pulses, as well as control and data input units 24 and 25. The outputs of the first 4 and third third storage units, respectively, through the first 7 and second 8 DAC blocks and through the first 19 and second 20 current switches are connected to the input of the output matching unit 21. The corresponding information inputs of the first 4 and third 6 storage units are interconnected and connected to the corresponding outputs of the data input unit 25, the first control output of which is connected to the second inputs of the second 13 and third 14 OR elements, and the input to the input of the control unit 24 and the first generator output 22 pulses-. The second output of the pulse generator 22 is connected to the clock input of the pulse following divider 23, the control input of which is connected to the second output of the unit

24управлени , а разр дные выходы - к роответствующим входам второго коммутатора 11, выходом соединенного с первым входом второго элемента ИЛИ 13 Выход второго элемента ИЛИ 13 подключен к пр мому входу элемента ЗАПРЕТ 15, инверсный вход которого соединен24 control, and the bit outputs to the respective inputs of the second switch 11, the output connected to the first input of the second element OR 13 The output of the second element OR 13 is connected to the direct input of the BAN 15 element, the inverse input of which is connected

с выходом второго запоминающего блока 5, а выход - с тактовым входом первого счетчика 1, входом установки в единицу тактируемого триггера 18 и через первый элемент 16 задержки с тактовыми входами второго счетчика 2 импульсов и тактируемого триггера 18.with the output of the second storage unit 5, and the output with the clock input of the first counter 1, the input to the installation of a clocked trigger 18 in the unit and through the first delay element 16 with the clock inputs of the second counter 2 pulses and a clocked trigger 18.

Инверсный и пр мой выходы тактируемого триггера 18 соединены с управл ющими входами соответственно первого 19 и второго 20 переключателей тока, а его обнул ющий вход - с входом обнулени  второго счетчика 2 импульсов и через второй элемент 17 задержки с выходом первого элемента ИЛИ 12 и входом обнулени  первого счетчика 1 импульсов . Разр дные выходы первого 1, второго 2 и третьего 3 счетчиков импульсов подключены к соответствующим адресным входам первого 4, третьего 6 и второго 5 запоминающих блоков, причем разр дные выходы первого счетчика 1 импульсов соединены и с соответствующими входами дешифратора 9, выходы которого через первый коммутатор объединены с первыми входами первого 12 и третьего 14 элементов ИЛИ. Второй вход первого элемента ИЛИ 12 соединен с входом обнулени  третьего счетчика 3 импульсов и .первым выходом блока 24 управлени , тре- тий и четвертый выходы которого соединены соответственно с объединенными управл ющими входами первого 4 и второго 5 запоминающих блоков и управл ющим входом третьего запоминающего блока 6, а информационный вход второго запоминающего блока соединен с вторым управл ющим выходом блока 25 ввода данных.The inverse and direct outputs of clocked trigger 18 are connected to the control inputs of the first 19 and second 20 current switches, respectively, and its zero input to the zero counter input of the second counter 2 pulses and through the second delay element 17 to the output of the first element OR 12 and zero input first counter 1 pulses. The bit outputs of the first 1, second 2 and third 3 pulse counters are connected to the corresponding address inputs of the first 4, third 6 and second 5 memory blocks, and the bit outputs of the first pulse counter 1 are connected to the corresponding inputs of the decoder 9, the outputs of which are through the first switch combined with the first inputs of the first 12 and third 14 elements OR. The second input of the first element OR 12 is connected to the zeroing input of the third counter 3 pulses and the first output of control unit 24, the third and fourth outputs of which are connected respectively to the combined control inputs of the first 4 and second 5 storage blocks and the control input of the third storage unit 6, and the information input of the second storage unit is connected to the second control output of the data input unit 25.

Каждый переключатель 19 и 20 тока (фиг. 2) содержит транзистор 26, эмиттер которого соединен с общей шиной устройства, коллектор - с анодом диода 27 и  вл етс  входом переключател . Катод диода 27 и база транзистора 26  вл ютс  соответственно выходом и управл ющим входом переключател .Each current switch 19 and 20 (Fig. 2) contains a transistor 26, the emitter of which is connected to the common bus of the device, the collector is connected to the anode of the diode 27 and is the input of the switch. The cathode of the diode 27 and the base of the transistor 26 are respectively the output and the control input of the switch.

Выходной блок 21 согласовани  (фиг. 3)  вл етс  преобразователем ток - напр жение и содержит инвертирующий усилитель 28, в цепь смещени  которого введен первый диод 29, а в цепь отрицательной обратной св зи - встречно-параллельно включенные второй 30 и третий 31 диоды.The output matching unit 21 (Fig. 3) is a current-voltage converter and contains an inverting amplifier 28, the first diode 29 is introduced into the bias circuit, and the second 30 and third 31 diodes are connected in parallel to the negative feedback circuit.

Блок 25 ввода информации (фиг. 4) представл ет собой коммутационное поле , каждый выход которого  вл етс The information input unit 25 (FIG. 4) is a switching field, each output of which is

выходом синхронного триггера 32 пам ти , информационный вход которого подключен через размыкающий контакт 33 выключател  к общей шине устройства и через резистор 34 - к шине его пита0the output of the synchronous trigger 32 of the memory, the information input of which is connected through the disconnecting contact 33 of the switch to the common bus of the device and through the resistor 34 to the bus of its power

5five

00

5 five

00

5five

00

5five

00

5five

нн . Тактовые входы всех триггеров 32 пам ти объединены и подключены к входной шине блока 25 ввода информации , выходные шины которого соединены с соответствующими входами элемента 35 индикации.nn The clock inputs of all memory triggers 32 are combined and connected to the input bus of the information input unit 25, the output buses of which are connected to the corresponding inputs of the display element 35.

Блок 24 управлени  (фиг. 5) содержит первый 36, второй 37 и третий 38 синхронные U-трнггеры, тактовые входы которых объединены и подключены к входной шине блока. Выход первого синхронного D-триггера 36 через переключающую группу контактов тумблера 39 подключен к третьему и четвертому выходам блока, первый и второй выходы которого подключены соответственно к выходам третьего 38 и второго 37 синхронных 1)-триггеров. Входы синхронных D-триггеров через соответствующие размыкающие контакты 40-42 подключены к общей шине устройства и через резисторы 43-45 - к шине его питани  .The control unit 24 (Fig. 5) contains the first 36, second 37 and third 38 synchronous U-trngers, the clock inputs of which are combined and connected to the input bus of the block. The output of the first synchronous D-flip-flop 36 through the switching group of contacts of the toggle switch 39 is connected to the third and fourth outputs of the block, the first and second outputs of which are connected respectively to the outputs of the third 38 and second 37 synchronous 1) triggers. The inputs of the synchronous D-flip-flops are connected via the corresponding break contacts 40-42 to the common bus of the device and through the resistors 43-45 to the bus of its power supply.

Устройство работает следующим образом .The device works as follows.

При нажатии кнопки размыкаетс  контакт 42 блока 24 управлени  (фиг. 5) и первый же тактовый импульс с первого выхода генератора 22 (фиг. 1) в момент t| (фиг. 6а,б,в) устанавливает триггер 38 в состо ние 1, по которому производитс  сброс в исходное нулевое состо ние счетчика 3 и через первый элемент ИЛИ 12 сброс счетчика 1, а через врем  , (фиг.бг), определ емое вторым элементом задержки 17, происходит обнуление счетчика 2 и тактируемого триггера 18. После опускани  кнопки замыкаетс  контакт 42 блока 24 управлени , тактовым импульсом с выхода генератора 22 производитс  возврат триггера 38 в исходное состо ние.When the button is pressed, the contact 42 of the control unit 24 (FIG. 5) and the first clock pulse from the first output of the generator 22 (FIG. 1) at the time t | (Fig. 6a, b, c) sets the trigger 38 to the state 1, which is reset to the initial zero state of the counter 3 and through the first element OR 12 the reset of the counter 1, and through time, (fig.bg) determined The second delay element 17 clears the counter 2 and the clocked trigger 18. After the button is lowered, the contact 42 of the control unit 24 closes, the clock pulse from the output of the generator 22 causes the trigger 38 to return to the initial state.

В момент t2 сигналами с выходов тактируемого триггера 18 производитс  установка первого 19 и второго 20 переключателей тока в положени , при которых ток с выхода первого ЦАП 7 через первый переключатель 19 тока поступает на вход блока 21 согласовани . На выходе блока 21, т.е. на выходе устройства, формируетс  напр жение , соответствующее коду данных, считываемых с нулевого адреса первого запоминающего блока 4. Ток же, соответствующий коду данных, считываемых с нулевого адреса третьего запоминающего блока 6, с выхода второго ЦАП 8At time t2, the signals from the outputs of the clocked trigger 18 install the first 19 and second 20 current switches in a position where the current from the output of the first DAC 7 through the first current switch 19 is fed to the input of the matching unit 21. At the output of block 21, i.e. At the output of the device, a voltage is generated corresponding to the data code read from the zero address of the first storage unit 4. The current corresponding to the data code read from the zero address of the third storage unit 6 from the output of the second DAC 8

7165314071653140

ерез переключатель 20 тока замыкаетс Current switch 20 closes

ти с  щи ( ф ре и ко да ми ющ Об де мы чиti with shchi (fr and ko da yusch about de chi

на общую шину.on a common bus.

В выключенном положении тумблера, т.е. при замкнутых контактах 41 блока 24 управлени , сигналом с пр мого выхода триггера 37 блокируетс  работа делител  23 частоты и, следовательно, поступление импульсов на счетные вхо- ды первого 1 и третьего 3 счетчиковIn the off position of the toggle switch, i.e. when the contacts 41 of the control unit 24 are closed, the signal from the direct output of the trigger 37 blocks the operation of the frequency divider 23 and, therefore, the arrival of pulses at the counting inputs of the first 1 and third 3 counters

10ten

импульсов, а также тактируемого триггера 18. Это состо ние  вл етс  исходным . pulses, as well as a clocked trigger 18. This state is initial.

Работа переключател  тока (фиг.2) состоит в том, что при поступлении 15 нулевого управл ющего уровн  напр жени  с выхода триггера 18 на базу транзистора 26 последний закрываетс , обеспечива  прохождение тока через диод 27 от блока ЦАП на блок 21 согласовани . А при высоком входном уровне открывающийс  транзистор направл ет весь ток блока ЦАП з общую шину, обеспечива  закрытое состо ние диода заThe operation of the current switch (Fig. 2) is that when the 15 zero control level voltage arrives from the output of the trigger 18 to the base of the transistor 26, the latter closes, allowing current to flow through the diode 27 from the DAC unit to the matching unit 21. And with a high input level, the opening transistor directs the entire current of the DAC unit to the common bus, ensuring the diode is closed for

2020

8eight

00

5 five

00

тии 6 запоминающие блоки определ етс  положением контакта (переключающий контакт 39) блока 24 управлени  (фиг, 5). Последовательна  смена адресов осуществл етс  счетчиками 1,3 и 2 после нажати  кнопки (замыкающий контакт ЗЗ.п+1) в блоке 25 ввода данных (фиг. 4), обеспечивающей формирование сигнала на первом управл ющем выходе блока 25 ввода данных. Объем записываемой информации определ етс  количеством программируемых уровней и длительностью их выдачи в одном цикле.These 6 storage units are determined by the position of the contact (switching contact 39) of the control unit 24 (Fig. 5). Sequential change of addresses is performed by counters 1.3 and 2 after pressing the button (closing contact Z.p. + 1) in data entry unit 25 (FIG. 4), which provides the formation of a signal at the first control output of data entry unit 25. The amount of recorded information is determined by the number of programmable levels and the duration of their issuance in one cycle.

Вывод данных из запоминающих блоков 4,5 и 6 с формированием последовательностей уровней напр жений на выходе устройства осуществл етс  в автоматическом режиме. Этот режим устанавливаетс  включением тумблера (размыкающий контакт 41) в блоке 24 управлени  (фиг. 5), обеспечивающегоData output from storage blocks 4.5 and 6 with the formation of sequences of voltage levels at the output of the device is carried out in automatic mode. This mode is set by turning on the toggle switch (opening contact 41) in the control unit 24 (FIG. 5), which provides

II

счет малого значени  UK9 открытого 25 срабатывание триггера 37 и формиро- транзистора. В качестве выходного бло- вание единичного уровн  на втором вы- ка 21 согласовани  (фиг. 3) использует- ходе блока 24, Этим единичным сигнас  лреооразователь ток - напр жение на операционном усилителе инверсного включени  с введенными в цепи смещени  и обратной св зи диодами 29 - 31, предназначенными дл  компенсации ошибки . создаваемой диодом 27 переключеthe account of the small value UK9 of open 25 triggered trigger 37 and the formative transistor. As the output unit of a single level at the second high 21 matching (Fig. 3) uses block 24, With this single signal, the current-transformer is the voltage on the inverse switching operational amplifier with the diodes 29 introduced into the bias circuit. - 31, intended to compensate for errors. diode generated by 27 switch

пн  тока (фиг. 2).mon current (Fig. 2).

Ввод информации в запоминающие блоки 4,5 и 6 осуществл етс  последовательно в ручном режиме. В одни и те же адреса первого 4 и третьего 6 запоминающих блоков записываютс  данные соответственно о предыдущем и последу ющем уровн х выходного напр жени . Во второй запоминающий блок 5 по адресу , номер которого соответствует количеству программируемых выдач отдельных циклов, записываетс  бит данных, предназначенный дл  останова циклической работы счетчиков 1,2 и 3. Данные , вводимые последовательно в первый 4 и третий 6 запоминающие блоки , устанавливаютс  контактами 33.1- 33.п (верхн   группа контактов на фиг. 4), а во второй запоминающий блок 5 - контактом ЗЗ.п+2 ((риг. 4), обеспечивающим формирование сигнала на втором управл ющем выходе блока 25 ввода данных. Запись производитс  путем нажати  кнопки (размыкающий контакт 40) блока 24 управлени , при этом ввод данных в первый 4 или тре The information is entered into the storage units 4.5 and 6 sequentially in manual mode. The same addresses of the first 4 and third 6 storage units record the data on the previous and next levels of the output voltage, respectively. In the second storage unit 5, at the address whose number corresponds to the number of programmed outputs of individual cycles, the data bit is written to stop the cycling operation of counters 1, 2 and 3. Data entered sequentially into the first 4 and third 6 storage blocks are set by pins 33.1- 33.p (top group of contacts in Fig. 4), and in the second storage unit 5, a contact Z.p. + 2 ((rig. 4), which provides the formation of a signal at the second control output of the data entry unit 25. Recording is done by pressing button (NC contact 40), the control unit 24, the input data for the first 4 or Thr

лом в момент t, (фиг, 6д) снимаетс the scrap at time t, (fig. 6d) is removed

3535

.,. блокировка с делител  23 частоты сле- 0 дованн  импульсов. Необходимый коэффициент делени , определ ющий дли- тельность одного шага выдачи каждого уровн  напр жени  устройством, устанавливаетс  вторым коммутатором 11 путем подачи равных по длительности входным импульсам с соответствующего выхода делител  через второй элемент ИЛИ 13 и открытый элемент ЗАПРЕТ 15 на счетный вход первого счетчика 1 импульсов (t на фиг. бе) и дополнительно через первый элемент 1Ь задержки на счетный вход второго счетчика 2 (tg на фиг. 6ж). В интервале . положение триггера 18 45 (фиг. 6з), значени  и направлени .,. interlock with divider 23 is the frequency of the pulses received. The required division factor, which determines the duration of one step of the output of each voltage level by the device, is established by the second switch 11 by applying equal duration input pulses from the corresponding output of the divider through the second element OR 13 and the open element BAN 15 to the counting input of the first counter 1 pulses (t in fig. ba) and additionally through the first delay element 1b to the counting input of the second counter 2 (tg in fig. 6g). In the interval. the position of the trigger 18 45 (fig. 6h), the value and direction

токов ЦАП 7 и 8 (фиг. 6и,к) сохран ют исходное состо ние, соответствующее моменту t-, при котором первый уровень выходного напр жени  (фиг. 6л) определ етс  первым запоминающим бло0DAC currents 7 and 8 (Fig. 6i, k) retain the initial state corresponding to the moment t-, at which the first level of the output voltage (Fig. 6l) is determined by the first storage unit

5five

ком А и первым блоком ЦАП 7. В момент . импульсом с выхода элемента ЗАПРЕТ 15 производитс  переключение триггера 18 в единичное состо ние , при котором первый 19 и второй 20 переключатели тока мен ют свое положение на обратное, когда выход первого блока ЦАП 7 отключаетс  от входа блока 21 согласовани  и подключаетс  к общей пшне, а выход второго блока ЦАН 8 отключаетс  от общей шины и подключаетс  к входу блока 21 согласовани . В интервале t, наcom and the first block of the DAC 7. At the moment. impulse from the output of the BAND 15 is switched on the trigger 18 in one state, in which the first 19 and second 20 current switches reverse their position when the output of the first DAC block 7 is disconnected from the input of the matching unit 21 and connected to a common pn, and the output of the second unit ZAN 8 is disconnected from the common bus and connected to the input of the matching unit 21. In the interval t, on

выходе устройства устанавливаетс  второй уровень напр жени  (фиг. 6л), определ емый третьим запоминающим блоком 6 и током (фиг. 6к) второго блока ЦАП 8. В момент tg-, определ еThe output of the device is set to the second voltage level (Fig. 6L), determined by the third storage unit 6 and the current (Fig. 6k) of the second DAC unit 8. At the time tg-,

g, но определ емы в интерва- IJKOM первого блока 7 ЦАП.g, but determined in the interval IJKOM of the first block 7 of the DAC.

мьш первым элементом 16 задержки, триггер 18 по тактовому входу возвращаетс  в исходное состо ние, пии котором на выходе устройства сохран етс  тот же уровень напр жени  до момента t ле tThis is the first delay element 16, the trigger 18 at the clock input returns to its initial state, at which the same voltage level is maintained at the device output until the moment t le t

С учетом того, что длительность задержки первого элемента 16 задержки выбрана достаточной дл  точной установки значений токов на выходе блоков ЦАП и что их подключение к выходному блоку согласовани  производитс  попеременно в моменты времени, соответствующие уже установившимс  значени м токов, устройство формирует на своем выходе уровни напр жений без выбросов в моменты их смены (t, tg , t7n Ц,фнг.6 Наличие обратной св зи блок ЦАП - нагрузка в выходном блоке 21 согласовани  обеспечивает равномерность вершин импульсов на выходе устройства при изменении параметров внешней нагрузкиTaking into account the fact that the delay time of the first element 16 is chosen sufficient for accurate setting of the current values at the output of the DAC units and that they are connected to the output matching unit alternately at the times corresponding to the already established current values, for example no emissions at the time of their shift (t, tg, t7n C, fng.6) Feedback The DAC block - the load in the output matching block 21 ensures the evenness of the vertices of the pulses at the output of the device and changing external load parameters

Использование двух ьлоков ЦАП (код - ток), двух токовых переключателей , коммутирующих со сдвижкой во времени токи во входной цепи общего выходного преобразовател  ток - напр жение (блок 21 устройства), исключает выбросы на вершинах формируемых импульсов ,  вл ющиес  следствием неодновременного срабатывани  аналоговых ключей блоков ЦЛП, и сокращает длительность фпонтов выходного сигнала, определ емую разностью переключаемых токов и нагрузкой выходного каскада.The use of two DACs (code - current), two current switches, commutating with time shifting currents in the input circuit of the common output current – voltage converter (device block 21), eliminates emissions on the tops of the generated pulses resulting from non-simultaneous operation of analog keys blocks of LPP, and reduces the duration of the output fonts, determined by the difference of the switched currents and the load of the output stage.

На примере циклограммы (фиг. 6л) в интервалах ., ,tfe-t7 и t7-t«, длительность которых равна периоду импульсов с делител  частоты, показан один цикл выдачи соответственно нулевого, положительного, нулевого и отрицательного уровней выходного напр жени  в соответствии с данными, записанными в четырех адресах первого 4 и третьего 6 запоминающих бло- ков.Using the example of a cyclogram (Fig. 6L), intervals,, tfe-t7 and t7-t ", the duration of which is equal to the period of the pulses from the frequency divider, shows one cycle of issuing respectively zero, positive, zero and negative levels of the output voltage in accordance with data recorded in the four addresses of the first 4 and third 6 memory blocks.

Повторение цикла выдачи указанной последовательности из четырех уровRepetition of the cycle of issuing the specified sequence of four levels

10ten

1515

2020

30thirty

25 . 3525 35

4040

4545

00

5five

чней возможно .при- подаче сигнала с четвертого выхода дешифратора 9 через первый коммутатор 10,установленный в четвертое положение, и первый элемент ПЛИ 12 на сброс в исходное состо ние в момент tg первого счетчика 1 импульсов, а также через второй элемент задержки 17 - на сброс в момент к. t,, второго счетчика 2 и тактируемого триггера 18. При условии равенства задержек элементов 16 и 17 нулевой уровень напр жени  на выходе устройства в интервале td-tg определ етс  вторым блоком ЦАП 8, а в интервалеIt is possible to supply a signal from the fourth output of the decoder 9 through the first switch 10, which is set to the fourth position, and the first element of the SLI 12 to reset to the initial state at the moment tg of the first counter 1 pulses, as well as through the second delay element 17 - to reset at time k. t ,, the second counter 2 and a clocked trigger 18. Under the condition of equality of the delays of elements 16 and 17, the zero voltage level at the output of the device in the interval td-tg is determined by the second DAC block 8, and in the interval

Ц0 - первым блоком ЦАП 7. Дл  изменени  числа уровней, выдаваемых в одном цикле выдачи с помощью первого коммутатора 10, к входам элементов ИЛИ 12 и 14 подключаетс  другой выход дешифратора 9. Последовательное соединение дешифратора 9 и первого коммутатора 10 позвол ет оперативно измен ть длительность формируемого цикла, т.е. позвол ет в пре- деЛах запрограммированного в запоминающих блоках 4 и 6 числа изменений выходных уровней регулировать длительность формируемой пачки импульсов. Далее процесс формировани  повтор етс  аналогично описанному.Z0 - the first block of the DAC 7. To change the number of levels output in one delivery cycle using the first switch 10, the inputs of the OR elements 12 and 14 connect another output of the decoder 9. A serial connection of the decoder 9 and the first switch 10 allows you to quickly change the duration formed cycle, i.e. allows, within the limits of the number of changes in output levels programmed in the storage blocks 4 and 6, to adjust the duration of the formed packet of pulses. Further, the process of formation is repeated as described.

Дл  подсчета числа циклов выдачи служит третий счетчик 3, на счетный вход которого через третий элемент ИЛИ 1ч поступает импульс с первого коммутатора 10.To count the number of delivery cycles, the third counter 3 is used, to the counting input of which a pulse from the first switch 10 is fed through the third element OR 1h.

Прекращение выдачи циклов при их определенном числе происходит при считывании предварительно записанной 1 из второго запоминающего блока 5 с адреса, номер которого соответствует количеству запрограммируемых циклов выдачи. При поступлении 1 на элемент ЗАПРЕТ 15, сигнал с выхода последнего останавливает циклическую работу счетчиков 1,2 и триггера 18, прекраща  тем самым выдачу последующих циклов.The termination of the issuance of cycles when a certain number of them occurs when reading a pre-recorded 1 from the second storage unit 5 from the address, the number of which corresponds to the number of programmable cycles of issue. When 1 arrives at the BAN 15 element, the signal from the output of the latter stops the cycling of counters 1, 2 and trigger 18, thereby terminating the issuance of subsequent cycles.

Возможность программировани  числа выдач циклов формировани  с измен емой их длительностью во времени позвол ет эффективно использовать устройство в контрольно-испытательной аппаратуре.The ability to program the number of generation of generation cycles with a variable duration of time allows efficient use of the device in test equipment.

Таким образом, устройство дл  формировани  последовательностей импульсов позвол ет расширить функциональные возможности за счет обеспечени  возможности формировани  периодических последовательностей импульсов с измен емой длиной циклов и с заданным числом циклов их выдач; повысить точность формировани  импульсов путем устранени  на вершинах импульсов выбросов и неравномерностей, св занных с неодновременностью срабатывани  ключей ЦАП и вли нием параметров внешней нагрузки, за счет использовани  двух преобразователей код - ток, подключаемых попеременно в моменты времени, соответствующие уже установившимс  значени м токов к общему преобразователю ток - напр жение с цепью обратной св зи, устран ющей вли ние внешней нагрузки.Thus, the device for generating pulse sequences allows to expand the functionality by allowing the generation of periodic pulse sequences with a variable cycle length and a predetermined number of feed cycles; improve the accuracy of pulse shaping by eliminating emissions and irregularities on the tops of pulses due to the non-simultaneous operation of DAC keys and the influence of external load parameters by using two code converters — the current connected alternately at times corresponding to the already established currents to the total current-to-current converter with a feedback circuit eliminating the influence of an external load.

Кроме того, использование в аналоговом тракте устройства токовых ключей , коммутирующих ток практически между эквипотенциальными точками, сокращает длительность фронтов формируемых импульсов за счет сокращени  времени переходных процессов.In addition, the use of current switches in the analog path of the device, which switch the current almost between equipotential points, reduces the duration of the fronts of the generated pulses by reducing the time of transients.

Claims (2)

1. Устройство дл  формировани  последовательностей импульсов, содержащее счетчик импульсов, выходы которо- Ьо соединены с соответствующими входами адреса первого запоминающего блока , объединенного выходами .с входами блока цифроаналогового преобразовани  и входами дешифратора, выходами подключенного через первый коммутатор к первому входу первого элемента ИЛИ, второй вход которого соединен с первым выходом блока управлени , входом подключенного к входу блока ввода данных и первому выходу генератора импульсов, второй выход которого через делитель частоты, св занный управл ющим входом с вторым выходом блока управлени , и второй коммутатор соеди- нен с первым входом второго элемента ИЛИ, соединенного вторым входом с первым управл ющим входом блока ввода данных, второй управл ющий и информационные выходы которого соединены соответственно с информационными входами второго и первого запоминающих блоков, соединенных управл ющими входами между собой и с третьим выходом блока управлени , отличающее- с   тем, что, с целью расширени  функциональных возможностей и повышени  точности формировани  импульсов, , в устройство дополнительно введены1. A device for generating pulse sequences containing a pulse counter, the outputs of which bo are connected to the corresponding inputs of the address of the first storage unit combined by the outputs of the digital-to-analog conversion block inputs and the decoder inputs, the outputs connected via the first switch to the first input of the first OR element, second the input of which is connected to the first output of the control unit, the input connected to the input of the data input unit and the first output of the pulse generator, the second output of which O through a frequency divider connected by a control input to a second output of a control unit, and a second switch is connected to the first input of a second OR element connected by a second input to a first control input of a data input unit, the second control and information outputs of which are connected respectively with information inputs of the second and first storage units connected by control inputs among themselves and with the third output of the control unit, characterized in that, in order to extend the functionality and Sheni precision pulse forming, is further introduced into the device Q Q 0 0 5 five 0 Q с 0 Q s 5five 00 второй и третий счетчики импульсов, третий запоминающий блок, второй блок цифроаналогового преобразовани , первый и второй элементы задержки , элемент ЗАПРЕТ, тактируемый триггер , первый и второй переключатели тока, выходной блок согласовани  и третий элемент ИЛИ, первый и второй входы которого соединены соответственно с первым входом первого и вторым входом второго элементов ИЛИ, а выход - с тактовым входом третьего счетчика импульсов, соединенного обнул ющим входом с вторым входом первого элемента ИЛИ, а выходами - с соответствующими адресными входами второго запоминающего блока, выход которого подключен к инверсному входу элемента ЗАПРЕТ, пр мым входом соединенного с выходом второго элемента ИЛИ, а выходом - с входом установки единицы тактируемого триггера, тактовым входом первого счетчика импульсов и через первый элемент задержки с тактовыми входами третьего счетчика импульсов и тактируемого триггера, инверсный и пр мой выходы которого подключены к управл ющим входам первого и второго переключателей тока соответственно , установленных между входом выходного блока согласовани  и соответственно выходами первого и второго блоков цифроаналогового преобразовател  , причем входы второго блока цифроаналогового преобразовани  подключены к соответствующим выходам третьего запоминающего блока, информационные и адресные входы которого (подключены соответственно к информационным выходам блока ввода данных и к выходам второго счетчика импульсов, объединенного обнул ющим входом с входом установки нул  тактируемого триггера и через второй элемент задержки - с обнул ющим входом первого счетчика импульсов и выходом первого элемента ИЛИ, а управл ющий вход третьего запоминающего блока объединен с четвертым выходом блока управлени .„second and third pulse counters, third storage unit, second digital-to-analog conversion unit, first and second delay elements, BAN element, clocked trigger, first and second current switches, output matching unit and third OR element, the first and second inputs of which are connected respectively to the first the input of the first and the second input of the second element OR, and the output with the clock input of the third pulse counter connected by the zeroing input with the second input of the first element OR, and the outputs with the corresponding address inputs of the second storage unit, the output of which is connected to the inverse input of the BANNER element, the direct input connected to the output of the second OR element, and the output to the installation input of the clocked trigger unit, the clock input of the first pulse counter and through the first delay element with the clock inputs of the third counter pulses and a clocked trigger, the inverse and direct outputs of which are connected to the control inputs of the first and second current switches, respectively, the output between the inputs matching unit and, respectively, the outputs of the first and second blocks of the digital-to-analog converter, the inputs of the second digital-analog conversion unit are connected to the corresponding outputs of the third storage unit, the information and address inputs of which are connected respectively to the information outputs of the data input unit and the outputs of the second pulse counter, which has turned zero input with a clocked trigger zero input and, through the second delay element, with a zero input first account pulse and the output of the first element OR, and the control input of the third storage unit is combined with the fourth output of the control unit. 2. Устройство по п. 1, отличающеес  тем, что блок управлени  содержит первый, второй и третий синхронные D-триггеры, тактовые входы которых объединены и подключены к входной шине блока, информационные входы триггеров через соответствующие резисторы соединены с шиной2. The device according to claim 1, characterized in that the control unit contains first, second and third synchronous D-flip-flops, the clock inputs of which are combined and connected to the input bus of the block, the information inputs of the flip-flops are connected to the bus through appropriate resistors питани  и через соответствующие размыкающие контакты - с общей шиной блока, первый и второй выходы которого подключены к пр мым выходам соот- . ветственно третьего и второго синхронных D-триггерсв, пр мой выход первогоpower supply and through the corresponding break contacts - with the common bus of the block, the first and second outputs of which are connected to the direct outputs, respectively. the third and second synchronous D-triggers, direct output of the first Упр.вх.Inr. Фиг. 2FIG. 2 из которых соединен с переключающим контактом группы контактов, размыкающий и замыкающий контакты которой  вл ютс  соответственно третьим и четвертым выходами блока управлени .of which are connected to a switching contact of a group of contacts, the opening and closing contacts of which are, respectively, the third and fourth outputs of the control unit. -КЗ-KZ 30thirty -и-and J/J / фf 2929 ч.h гg Фиг.ЗFig.Z ФигЛFy Фиг. 5FIG. five I I I I I II I I I I I