SU1238030A1 - Реверсивный цифровой интегратор - Google Patents

Abstract

Изобретение относитс  к автоматике и может быть применено в системах , автоматического управлени  с частотными и. частотно-импульсными датчиками . Целью изобретени   вл етс  упрощение.устройства И повьшение точности интегрировани . Известен реверсивный цифровой интегратор, содержащий генератор импульсов, блок формировани  частоты задани , блок формировани  частоты и направлени  обратной св зи, четьфе элемента И-НЕ, два элемента ЙЛИ-НЕ, дба элемента И,два реверсивных счетчика, два блока контрол  переполнени  счетчиков, два цифроаналоговых преобразовател ,два блока контрол  нулевого положени  счетчиков, инвертор-образующие два канала и сумматор. Новым  вл етс  то, что, с целью упрощени  устройства и повьппени  точности в нем предус- мотрены блок преобразовани  кода, четыре дополнительных элемента И-НЕ и блок формировани  знака выходного сигнала интегратора. Предлагаемое устройство по сравнению с прототипом позвол ет повысить точность за счет устранени  нелинейности характеристики , обусловленной наличием двух каналов, и упростить его аа счет одноканального -исполнени . Предлагаемое устройство содержит примерно в два раза меньше элементов по сравнению с прототипом.1з.п.ф-лы, 3 ил. (Л с ю со Qb О 00

Description

I 1

Изобретение относитс  к автоматике , в частности к автоматизированным системам управлени , и может найти применение в системах автоматического управлени  с частотными и частотно-импульсными датчиками, в том числе в регулируемьщ и след щих системах,электропривода с импульсными датчиками скорости и положени .

Цель изобретени  - повьшение точности интегратора.

На фиг.1 представлена блок-схема реверсивного цифрового интегратора на фиг.2 - схема-блока формировани  знака выходного сигнала; на фиг.З - схема блока преобразовани  кода.

Реверсивный цифровой интегратор содержит реверсивный счетчик 1, блок 2 контрол  переполнени  счетчика, блок 3 контрол  нулевого положени  счетчика, блок 4 преобразовани  кода , цифроаналоговый преобразователь 5, генератор 6 импульсов, блок 7 формировани  частоты и .направлени  задани , блок 8 формировани  частоты и направлени  обратной св зи, первый 9, второй 10, третий 11, четвертый 12, шестой 13, п тый 14, седьмой 15, восьмой 16 элементы И-НЕ, блок 17 формировани  знака выходного сигнала интегратора. Блок 17 формировани  знака выходного сигнала (фиг.2) содержит триггер 19, дев тый 18, двенадцатый 20, одиннадцатый 21, дес тый 22.элементы,И-НЕ, инвертор 23.

Первьгй и второй входы дев того 18 элемента И-НЕ подключены соответственно к п тому и четвертому входам блока 17 формировани  знака выходного сигнала, а выход соединен с вторым С-входом триггера 19, Q-выход которого подключен к первому выходу, а 5-выход - к второму выходу блока 17. D-вход триггера 19 подключен к . выходу двенадцатого элемента 20 И-НЕ, первый вход которого подключен к выходу одиннадцатого 21 элемента И-НЕ., а второй вход подключен к выходу дес того 22 элемента И-НЕ, первый вход которого подключен к первому входу блока 17, второй вход - к, третьему входу блока 17, подключенному через инвертор 23 к первому входу 21 элемента И-НЕ, второй вход которого подключен к второму входу блока 17.

Блок 7 формировани  частоты и направлени  задани  (фиг.1) состоит из

380302

8-разр дного преобразовател  код-частота (ПКЧ), логического элемента 8И-НЕ и логического инвертора, 8 разр дов 9-разр диого входа блока 7 соединены с 8 входами ПКЧ и логического элемента 8И-НЕ, выход элемента 8И-НЕ подключен также к четвертому выходу блока 7. Выход ПКЧ соединен с первым выходом блока 7. Де- . 0 в тый разр д входа блока 7 (разр д знака входного-задани ) подключен к входу инвертора и к третьему выходу блока 7. Выход инвертора соединен с вторым выходом блока 7. ПКЧ соединен

также с выходом генератора 6 импульсов . 9-разр дный вход блока 7 предусмотрен дл  задани  кодовой установки и направлени  движени  (знака кодового задани ).

Блок 8 формировани  частоты и направлени  обратной св зи (фиг.1) состоит из трех триггеров и двух логических инверторов. На второй и третий выходы блока 8 подаетс  последовательность импульсов частотно- импульсного датчика. Второй вход блока соединен с тактируемым входом второго и третьего триггеров. Третий вход соединен с D-входом третьего : триггера. Первый выход блока 8 подключен к пр мому выходу первого триггера , на тактируемый вход которого через первый инвертор подаютс  импульсы от генератора. Второй и третий выходы блока 8 соответственно соединены с пр мым и инверсным выходами третьего триггера. Блок 2 контрол  переполнени  счетчика (фиг.1) состоит из логического элемента 8И-НЕ, и инвертора. Блок 3 контрол  нулевого положени  счетчика состоит из логического элемента 8ИЛИ-НЕ.

Блок преобразовани  кода 4 (фиг.З) предназначен дл  преобразовани  выходных чисел счетчика, работающего в обратном коде с учетом знака числа.

Блок преобразовани  дл  одного разр да состоит из инвертора и логического элемента 2-2И-2ИЛИ-НЕ. Первые входы 2И соста1вл ющих элементов

2-2И-2ИПИ-НЕ соединены: первого 2И через инвертор, второго 2И непосредственно с выходом счетчика. На вторые входы 2И элемента 2 2И-2ИЛИ-НЕ подаетс  соответственно пр мой и

инверсный сигналы знака.

Выход реверсивного счетчика 1

подключен к входам блоков перепол .нени  2 и контрол .3 нулевого полоto

TS

31238030

ени  счетчика и через блок 4 преобразовани  кода подключен к входу цифроаналогового преобразовател  5. Генератор 6 импульсов подключен к тактирующему входу триггера блока 8 формировани  частоты и направлени  обратной св зи.и,к входу ПКЧ блока 7 формировани  частоты и направлени  задани . Первые входы первого 9 и второго 10 элементов И-НЕ подключены к второму выходу f, , второй вход первого элемента И-НЕ 9 подсоединен к первому выходу, а второй- вход второго элемента И-НЕ 10 - к третьему выходу блока 7 формировани  частоты и направлени  задани . Первые входы третьего 11 и четвертого 12 элемента И-НЕ подключены к второму выходу fo.c второй вход третьего элемента И-НЕ 11 подсоединен к перво му выходу, а второй вход четвертого элемента И-НЕ 12 - к третьему выходу блока 8 формировани  частоты и направлени  обратной св зи. Шестой элемент И-НЕ 13 вторым входом подключен к выходу блока 2 контрол  переполнени  счетчика, а первым входом - к первому выходу блока 17 формировани  знака выходного сигнала, а выход подключен к третье у входу седьмого элемента И-НЕ 15, первый вход которого подключен к выходу первого элемента И-НЕ 9, второй вход соединен с выходом третьего элемен--1. та И-НЕ 11, а выход с входом Сложеи ст ра

 в по то вх те вх ни вх на по то во

де ко на К1 мо ич

вх мо I

30 гд

20

25

40

45

ние счетчика I. Второй вход п того 35 элемента И-НЕ 14 подключен к выходу блока 3 контрол  нулевого положени  счетчика, первый вход подключен к второму выходу блока 17 формировани  знака, а выход подключен к третьему входу восьмого элемента И-НЕ 16, первый вход которого подключен к выходу четвертого элемента И-НЕ 12, второй вход - к выходу второго элемента И-НЕ 10, а выход соединен с входом Вычитание счетчика . Первый вход блока формировани  знака выходного сигнала подключен и второму выходу блока 8,, третий вход - к четвертому выходу блока 7 формировани  частоты и направлени  задани , второй вход подключен к второму выходу блока 7 формировани  частоты и направлени  задани , а второй выход подключен к (п+1)-му входу блока 4 преобразовани  кода.

Устройство работает следующим образом.

50

55

вх бл ег то вт В эл ми щи ги им го те и ни ни ра ры ро вь U сч со пр

o

S

Если импульсы частоты задани  f, и частоты обратной св зи . отсутствуют $ то на выходе блока 5 интег- ратора сигнал равен нулю.

Интегрирование начинаетс  с по влением на выходе блока 7 задани  последовательности импульсов, частота которых устанавливаетс  кодом входного задани . Направление интегрировани  определ етс  знаком, входного задани . Код входного задани  через 8 разр дов 9-разр дного входа блока 7 подаетс  на вход ПКЧ, на выходе которого устанавливаетс  последовательность импульсов с частотой , определ емой значением кодового задани .

ПКЧ представл ет собой двоичный делитель частоты с переменным коэффициентом делени , выполненный на двух микросхемах счетчика типа К155ИЕ8, что позвол ет при необходимости расшир ть разр д входного двоичного кодового задани  дЬ 12..

Частота импульсов ПКЧ св зана с входным Кодовым заданием зависимостью I

f ||б (, 24N,22 + ....-.). 0 где N, N, ,

0

5

0

5

0

5

.,N - двоичные значени  входного кодового значени . При полозштельном направлении входного задани  на первом выходе блока 7 выдаетс  сигнал 1, а, на его третьем выходе - сигнал О, которые подаютс  соответственно на вторые входы элементов И-НЕ 9 и 10. В это врем  на входы логического элемента И-НЕ 13 поступают О, формирующие на выходе сигнал, резрешаю- щий прохождение импульсов через логический элемент Й-НЕ 15. При этом импульсы частоты задани  fj с второго выхода блока 7 через последовательно включенные элементы И-НЕ 9 и 15 поступают на вход Суммирование счетчика 1. По мере поступлени  импульсов на выходе счетчика образуетс  нарастающий код N., который через блок 4 подаетс  на циф- роаналоговый преобразователь 5, на вьйсоде которого устанавливаетс  Ug(,,N. . Скорость нарастани  кода счетчика завис т от частоты импульсов , поступающих на входы счетчика, Входной сигнал цифроаналогового преобразовател  воздействует через

внешние устройства (усилитель мощности , объект управлени , частотный или частотно-импульсный датчик) на блок 8, на втором вьгаоде которо- го формируетс  частота И;мпульсов обратной св зи fo.c а н.а первом и третьем,выходах в зависимости от направлени  движени  объекта форми- руютс  сигналы 1 или О. Частот- вый сигнал обратной св зи формируетс  частотно-импуль 1ным датчиком. Обычно такие датчики Формируют два р да пр моугольных последовательностей импульсов, сдвинутых относи- тельно друг друга на 90 эл,град.Одна из этих импульсных последовательностей , тактированна  импульсами генератора на первом- и втором триггерах , используетс  как сигнал обрат- ной св зи. Совместно они используютс  дл  определени  направлени  движени . Это выполн етс  на третьем триггере.

При отрицательной обратной св зи в блоке 8 формируетс  направление последовательности импульсов f,инверсной по отношению к направлению импульсов задани . В этом случае на первом выходе блока 8 формируетс О, а на его третьем выходе - 1. При 1, поступающих с выхода логических элементов 10 и 14 импульсы fp с. с второго выхода блока 8 через последовательно включенные элементы И-НЕ 12 и 16 поступают на вхо Вычитание счетчика 1. С целью неодновременного попадани  на входа счетчика импульсов fj и f, они синхронизированы соответственно пр мой и инверсной последовательностью импульсов эталонной частоты f, генератора 6 импульсов. В результате воздействи  импульсов в счетчике устанавливаетс  число, равное интегра разности 4actoT fj и f..

I.

N,, K(f3-f)dt,

a на выходе устройства сигнал U.bu -N,,.

В случае переполнени  счетчика напр жение на выходе будет равно ftbijt маис. втором выходе блока 2 и на выходе логического зле- мента И-НЕ 13 формируетс  сигнал, запрещающий прохождение импульсов через элемент И-НЕ 15. Такое состо 

5 0

5 Q

5

0

5

ние интегратора будет сохран тьс  до момента наступлени  неравенства fo.c fj- , ,

При изменении направлени  интегрировани  на отрицательное на первом выходе блока 7 формируетс  О, а на третьем его выходе - 1, которые  вл ютс  запрещающими дл  логического элемента 9 и разрешающими дл  логического элемента 10. Такое состо ние обеспечивает поступление импульсов задани  с второго выхода блока 7 через последовательно включенные элементы И-НЕ 10 и 16 на вход Вычитание счетчика 1. С этого момента импульсы и f.с поступают на вход Вычитание. Содержание счетчика быстро убывает, а частота последовательности импульсов fо уменьшаетс . В момент,когда Nj, О,на первом выходе блока 3 формируетс  сигнал, который поступает на п тый вход блока 17 и устанавливает на его выходе знак выходного сигнала интегратора, соответствующий заданному направлению интегрировани , т.е. отрицательному . После перехода через нуль с:чет- чик 1 работает в обратном коде, т.е. вьпсодное число счетчика представл етс  в обратном двоичном коде, соответствующем отрицательному значению интегрировани . Число в обратном двоичном коде, поступающее с выхода счетчика 1 на вход блока 4, преобразуетс  в пр мой код числа отрицательного знака. Такие кодовые комбинации поступают на вход ЦАП 6,где преобразуютс  в напр жение отрицательной пол рности.

-..

В момент tj частота последовательности импулЬсов f обратной св зи достигает нул . После перехода через нуль направление частоты обратной св зи fи с и логические сигналы на первом и третьем выходах блока 8 измен ютс  на противоположные, т.е. измен ютс  на противоположные 1 на втором входе логического элемента И-НЕ 11 и О на втором входе логического элемента И-НЕ 12. При этом импульсы частоты обратной св зи с второго вь1хода блока 8 через логические элементы 11 и 15 будут поступать на вход Суммирование счетчика 1. В результате на выходе интегратора установитс  сигнал

-UB.. / ( ) dt.

В случае переполнени 

: 5

обратным кодом содержимое счетчика NCM достигает N (-N„.,0 ) При этом на втором выходе блока 3 формируетс  сигнап, который проходит через элемент 1.4 на третий вход логи- jg ческого элемента И-НБ 15 и запрещает прохозвдение последовательности импульсов через логический элемент И-НЕ 16 на вход Вычитание. Такое состо ние будет до тех пор, пока не jj наступит момент, когда f станет меньше fо.с,

В случае нулевого значени  частоты задани  if 3 О на четвертом выходе блока 7 формируетс  сигнал, нулевого 20 задани , поступающий на вход блока 17, где формируетс  сигнал со знаком , противоположным знаку направлени  частоты обратной св зи. При з О импульсы частоты обратной 25 св зи уменьшают содержимое счетчика как при пр мом, так и при обратном коде выходного сигнала счетчика до нул .

Предлагаемое устройство по срав- зо нению с прототипом позвол ет получить более высокую точность за счет устранени  нелинейности характеристики , обусловленной наличием двух каналов при одновременном упрощении устройства. Кроме того, предлагаемый цифровой интегратор обладает более широкими функциональными возможност ми , так как может быть использован как с аналоговым, так и с цифровым регул тором, т.е. в цифро- аналоговьпс и цифровых системах.

Изобретение позвол ет повысить точность устройства и упростить его за счет одноканального исполнени  вместо двухканального, Предлагаемое устройство имеет более широкие функциональные возможности, так как оно может быть ийпользовано без переделок как с аналоговым, так и с цифровым выходом, т.е. оно-Может ,быть использовано в цифровых и цифроаналого- вых системах.

35

45

50

Claims (2)

1. Формула изобретени 

   t. Реверсивный цифровой интегратор , содержащий цифроаналоговый преобразователь , реверсивный счетчик.

   5

   g j

   0 5

   о

   5

   5

   выход которого соединен с входами блока контрол  нулевого положени  счетчика и блока контрол  переполнени  счетчика, генератор импульсов, выход Которого соединен с первыми входами блока формировани  частоты и направлени  обратной св зи и блока формировани  частоты и направлени  задани , первый выход которого соединен с первыми входами первого и второго элементов И-НЕ, вторые входы которых соединены соответственно с вторым и третьим выходами блока формировани  частоты и направлени  задани , первый выход блока формировани  частоты и направлени  обратной св зи соединен с первыми входами третьего и четвертого элементов И-гНБ, вторые входы которых соединены соответственно с вторым и третьим выходами блока формировани  частоты и направлени  обратной св зи, отличающийс  тек, что, с целью повьшени  точности устройства, в него введены блок преобразовани  кода, п тый, шестой, седьмой и восьмой элементы И-НЕ, блок формировани  знака выходного сигнала, первый, второй и третий входы котброго сое- i динены соответственно с вторым выходом блока формировани  частоты и направлени  обратной св зи, вторым и четвертым вьпсодами блока формировани  частоты и направлени  задани , а первый и второй выходы т с первыми входами соответственно п того и шестого элементов И-НЕ,вторые входы которых соединены с выходами соответственно блока контрол  нулевого положени  счетчика и блока .контрол  переполнени  счетчика, подключенных соответственно к п тому и четвертому входам блока формировани  знака выходного сигнала,первый второй и третий входы седьмого элемента И-НЕ соединены с выходами соответственно шестого, первого и третьего элементов И-НЕ, а выход - с первым входом реверсивного счетчика , выход которого соединен с первым входом блока преобразовани  кода, . вторьм входом соединенного с вторым выходом блока формировани  знака выходного сигнала, а выходом - с циф- роаналоговым преобразователем,первый, второй и третий входы восьмого элемента И-НЕ соединены с выходами соответственно второго, четвертого и

   п того элементов И-НЕ, а выход - с вторым входом реверсивного счетчика.
2. 2. Интегратор по п. Г, о т л и- ча ю щ ий с   тем, что блок формировани  знака содержит дев тый и дес тый элементы И-НЕ, последовательно соединенные инвертор, одиннадцатый и двенадцатый элементы И-НЕ и триггер , выходы которого соединены соответственно с первым и вторым выходами Влока, А второй вход с выхо

   дом дев того элемента И-НЕ, первый и второй входы которого подключены соответственно к п тому и четвертому входам блока, второй и третий входы которого соединены соответствен но с вторым входом одиннадцатого элемен- та И-НЕ и .входом инвертора и вторым входом дес того элемента И-НЕ,первый вход которого подключен к первому входу блока, а выход - к второму входу двенадцатого элемента И-НЕ.

   Фиг./

   fSbix, У26ш.

   /оg

   /70&

   &

   Редактор М. ЛЬшьш

   Составитель В. Титов

   Техред О.Гортвай Корректор Т. Колб

   Заказ 3289/47 Тираж 85б Подписное

   ВНИИПИ Государственного комитета СССР

   по делам изобретений и открытий 113035, Москва, Ж-35, Раушска  наб., д. 4/5

   Производственно-полиграфическое предпри тие, г. Ужгород, ул. Проектна ,4

   Ф(1г.З