SU1032457A1 - Логический анализатор - Google Patents

Description

с группой управл ющих входов первого счетчика выход переполнени  которого соединен с дев тым входом блока управлени , четверта  группа выходов которого соединена с группой управл ющих входов второго см-етчика , выход которого соединен с дес тым входом блока управлени  | выход блока синхронизации соединен с с  нхровходом второго счетчика , перва  группа выходов блока переключателей соединена с второй группой информационных входов первого и второго мультиплексоров, с группой информационных входов первого регистра , с группой информационных.входов второго счетчика с группой информационных входов блока регулируемой задержки , второй управл ющий вход которого соединен с третьим выходом блока анализа, группа выходов разр дов первого счетчика соединена с третьей группой информационных входов первого мультиплексора, группа управл ющих входов которого соединена с группой управл ющих входов второго мультиплексора , с второй группой выходов блока переключателей.

2.Анализатор по п,1, о т ли чающийс  гем, что блок анализа содержит регистр, группу элементов И,

два элемента ИЛИ, переключатель,причем группа информационных входов блока соединена соответственно с группой единичных входов регистра, соответственно с группой входов первого элемента ИЛИ соответственно с группой информационных входов переключател , соответственно с первыми входами элементов И группы, вторые входы которых соединены соответственно с выходами регистра, нулевой вход которого соединен с входом сброса блока , первый выход которого соединен с выходом второго элемента ИЛИ входы которого соединены соответственно с выходами элементов И группы, выход первого элемента ИЛИ соединен с управл ющим входом переключател  и  вл етс  вторым выходом блока , третий выход которого соединен с выходом переключател ,

3,Анализатор по п.1, о т л и ч а™ щ и и с   тем, что блок управлени 

одержит дев ть переключателей, три лемента ИЛИ, элемент И, триггер ричем первый вход блока соединен с ходом первого переключател , первый ыход которого  вл етс  третьим выходом блока, второй выход которого соединен с вторым выходом первого переключател  третий выход которого  вл етс  первым выходом четвертой группы выходов блока , второй выход четвертой группы выходов которого соединен с пр мым выходом первого триггера , с первым входом первого элемента И,второй вход которого соединен с первым входом второго элемента И, с выходом второго перек.пючател , первый вход которого  вл етс  синхровходом блока, второй вход которого соединён с первым входом третьего элемента И, второй вход которого соединен с выходом третьего переключател , вход которого  вл етс  шестым входомблока , седьмой вход которого соединен с вторым входом второго переключател , п тый вход блока соедине н с единичным входом первого триггера, с первым входом четвертого переключател , второй вход которого соединен с выходом второго триггера, единичный вход которог  вл етс  восьмым входом блока, третий вход которого соединен с нулевым входом первого триггер-а с нулевым входом второго триггеру, с нулевым входом третьего триггера, выход которого .соединен с третьим входом третьего элемента И и  вл етс  первым выходом блока , четвертый вход третьего элемента И соединен с выходом первого элемента ИЛИ, первый вход которого соединен с четвертым выходом первого переключател , второй вход первого элемента ИЛИ соединен с выходом п того переключател , с входом шестого переключател  и  вл етс  первым выходом третьей группы выходов блока, второй и третий выходы третьей группы выходов которого соединены соответственно с первым и вт.орым выходами шестого переключател  выходы первого и второго элементов И соединены соответственно с первым и вторым входами п того переключател , инверсный выход первого триггера соединен с вторым входом второго элемента И, выход третьего элемента И соединен с первым входом второго элемента ИЛИ с входом седьмого переключател  и  вл етс  первым выходом первой группы выходов блока, второй выход второй группы выходов которого соединен с выходом седьмого переключател , первый и второй выходы второй группы выходов блока соединены соответственно с вы ходами восьмого и дев того переключателей , входы которых соединены с выходом второго элемента ИЛИ, второй вход которого  вл етс  четвертым входом блока, дев тый вход которого соединен с первым входом третьего элемента ИЛИ, второй вход которого соединен с выходом дес того переключател , первый вход которого  вл етс  дес тым входом блока, второй вход дес того переключател  соединен, с выходом четвертого переключател  выход третьего элемента ИЛИ соединен с единичным входом третьего триггера.

4. Анализатор по п. 1, о т л и ч а-, ю щ и и тем , что блок регулируемой задерм ки содержит триггер, элемент И, сметчик, причем первый управл ющий вход блока соединен с нулевым входом триггера, синхровход которого соединен с вторым управл ющим входом блока, выход триггера соединен с первым входом элемента И, второй §ход которого соединен с синхровходом блока , выход которого соединен с выходом переноса счетчика, счетный вход которого соединен с выходом элемента И, группа информационных входов счетчика  вл етс  группой информационных входов блока.

1

Изобретение относитс  к контролю средств цифровой техники .и может быть использовано дл  контрол  И диагностики больших интегральных схем (БИС) и микропроцессорных систем.

Известна система визуального контрол  за работой вычислительной машины по гистограмме цифровых данных, содержаща  буферный регистр, блок пам ти , блок вычислени  адресов пам ти, блок вычислени  компонентов гистограммы , счетчик номера выборки , устройство управлени  индикацией и блок индикации. Входы регистра  вл ютс  входами системы, выходы регистра соединены с входами блока вычислени  адресов блока пам ти, выходы которого подключены к адресным входам блока пам ти выходы которого соединены с входами блока вычислени  компонентов гистограммы, а также с первыми входами устройства управлени  индикацией, вторые входы которого подключены к выходам счетчика номера выборки, а выход -к входам блока индикацииС },

Недостаток данной системы - низка  Достоверность контрол  сложных цифровых автоматов с большим числом внутренних состо ний или/и большим числом выходоЕ,. При построении гистограммы состо ний подобных автоматов каждой  чейке блока пам ти известной системы (каждому компоненту гистограммы) соответствует не одно состо ние, а группа состо ний. Поэтому не обнаруживаютс 

такие неисправности провер емого автомата , которые привод т к замене некоторых или всех состо ний, принадлежа щих одной группе, на одно состо ние

этой группы.

Дл  испытаний с максимальной разрешающей способностью (один бит) необходимо уменьшить диапазон анализи- руемых состо ний. Длинные последовагельности приходитс  просматривать по част м, при этом врем  испытаний увеличиваетс - При небольшом числе состо ний, закодированных многоразр дными числами , отличающимис  в произвольном количестве разр дов различного веса, гистограмма всегда получаетс  с малой разрешающей способностью , что снижает достоверность контрол . Кроме того, дл  локализации неисправностей слджных автоматов гистограммы состо ний обычно нздостаточно . Необходима дополнительна  информаци , например, в виде таблиц состо ний или логических временных

диаграмм. Известна  система не позвол ет получать такую информацию.

Наиболее близким к предлагаемому по технической сущности  вл етс  анализатор логического состо ни , содержащий блоки аналоговых входных

компараторов, буферный регистр, циф- ровой компаратор, блок регулируемой цифровой задержки блок пам ти , блок управлени  пам тью, блок управлени 

индикацией, цифроаналоговые преобразователи (ЦАП) и устройство отображени . Входы первого блока аналоговых компараторов  вл ютс  информационными входами устройства, выходы этого бло ка соединены с входами буферного регистра , выходы которого подключены к информационным входам блока пам ти. Входы второго блока аналоговых компараторов  вл ютс  входами условий анализа (признаков) , выходы второго блока компараторов соединены с -входам цифрового компаратора, выход которого соединен с входом управлени  блока синхронизации. Входы третьего блока аналоговых компараторов  вл ютс  входами синхронизации выходы этого блока подключены к входам блока синхронизации , выходы которого соединены с синхровходами буферного регистра и блока управлени  пам тью. Выходы блока управлени  пам тью соединены с адресными входами блока пам ти и входами управлени  записью (считыванием в ЗУПВ). Выходы ЗУПВ подключены к входам блока управлени  индикацией, ыход синхронизации которого соединен с входом блока управлени  ЗУПВ, а информационные выходы блока управлени  индикацией соединены с входами ЦАП, Выход первого ЦАП подключаем к .горизонтально отклон ющим, а выход второго ЦАП - к вертикально отклон ющим пластинам устройства отображени  2 Недостатком данного устройства  вл етс  .низка  достоверность контрол . Оценка поведени  таких автоматов требует одновременного анализа весьма длинных последовательностей состо ний Длина последовательности, записываемой в пам ть известного устройства, равна количеству  чеек блока пам ти. Поэтому испытани  сложных автоматов с помощью такого устройства провод т путем поочередной записи и анализа различных небольших участков общей последовательности , многократного изменени  режимов записи и восгтановлени  исходного состо ни  испытуемого объекта , регистрации промежуточных результатов анализа и т.п., чтотребует значительных затрат времени. Кроме того, огра ничение длины записываемой последовательности затрудн ет обнаружение перемежающихс  неисправностей, что уменьшает достоверность контрол . Цель изобретени  - повышение достоверности контрол . Поставленна  цель достигаетс  тем, что в логический анализатор, содержащий блок регулируемой задержки, блок синхронизации, блок управлени  , блок индикации, блок переключателей, причем группа синхровходов устройства соединена соответственно с группой синхровходов блока синхронизации, выход которого соединен с синхровходом блока индикации, с синхровходом блока регулируемой задержки, с синхровходом блока управлени , первый вход которого соединен с входом ввода устройства , вход пуска которого соединен с вторым входом блока управлени , третий вход которого соединен с входом сброса устройства, четвертый вход блока управлени  соединен с выходом блока .индикации, управл ющий вход которого соединен с первым выходом блока управлени , второй выход которого соединен с первым управл ющим входом блока регулируемой задержки, выход которого соединен с п тым входом блока управлени  , введены Два счетчика, два мультиплексора два регистра, блок пам ти блок анализа, причем перва  и втора  группы информационных входов устройства соединены с первой группой информационных входов соответственно первого и второго мультиплексо-: ров J выходы которых  вл ютс  соответственно первой и второй группой информационных входов блока(Пам ти, тре- ть  группа информационных входов которого соединена с группой выходов первого регистра, управл ющий вход которого соединен с третьим выходом блока управлени , перва  группа выходов кбторого соединена с первой группой управл ющих входов блока лам ти , перва  .группа выходов, которого соединена с группой информационных входов первого счетчика, с первой группой информационных входов блока индикации , втора  группа информационных входов которого соединена с второй группой выходов пам ти, треть  группа выходов которого соединена с группой информационных входов второго регистра, с группой информационных входов блока анализа , вход сброса которого соединен с входом сброса устройстве , первый и второй выходы бло(5а анализа соединеьгы соответственно с шестым и седьмым входами блока управлени  , восьмой вход которого со единен с выходом второго регистра, группа выходов которого соединена с второй группой управл ющих входов блока г.ам -ти втора  группа выходов блока управлени  соединена соответственно с группой управл ющих входов второго регистра, треть  группа вы ходов блока управлени  соединена с группой управл ющих входов первого счетчика, выход переполнени  которого соединен с дев тым входом блока управлени , четверта  группа выходов которого соединена с группой управл ющих входов второго счетчика, выход которого соединен с дес тым входом блока .управлени , выход блока синхронизации соединен с синхровходом второго счетчика, перва  группа выходов блока переключателей соединена с второй группой информаЦИоннных входов первого и второго мультиплексоров , с группой информационных входов первого регистра, с группой информационных входов второго счетчика, с группой информационных входов блока регулиг руемой задернГки, второй управл ющий вход которого соединен с третьим выходом блока анализа, группа выходов разр дов первого счетчика соединена с третьей группой информационных входов первого мультиплексора, группа управл ющих входов которого соединена с группой управл ющих входов второго мультиплексора, с второй группой выходов блока переключателей. Кроме того, блок анализа содержит регистр, группу элементов И, два элемента ИЛИ переключатель, причем груп па информационных входов блока соединена соответственно с группой единич ных входов регистра, соответственно с группой входов первого элемента ИЛИ соответственно с группой информационных входов переключателей соответственно с первыми входами элементов И группы, вторые входьг которых соединены с выходами регистра, нулевой вход которого соединен с входом сброса, блока первый выход которого соединен с выходом второго элемента ИЛИ, входы которого соединены соответственно с выходами элементов И группы, выход первого элемента ИЛИ соединен с управ л ющим входом переключател  и  вл етс  вторым выходом блока третий выход которого соединен с выходом переключател  . Блок управлени  содержит дев ть переключателей три элемента ИЛИ, эле мент И, триггер, причем первый вход блока соединен с входом первого пере .ключател , первый выход которого  вл етс  третьим выходом блока, второй выход которого соединен с вторым выходом первого переключател , третий выход которого  вл етс  первым выходом четвертой группы выходов блока, второй выход четвертой группы выходов которого соединен с пр мым выходом первого триггера, с первым входом первого элемента И, второй вход которого соединен с первым входом второго элемента И, с выходом второго переключател , первый вход которого  вл етс  синхровходом блока второй вход которого соединен с первым входом третьего элемента И, второй вход которого соединен с выходом третьего переключател , вход которого  вл етс  шестым входом блока, седьмой вход которого соединен с втбрым входом второго переключател , п тый вход блока соединен с единичным входом первого триггера, с первым входом четвертого переключател  , второй вход которого соединен с выходом второго триггера / единичный вход которого  вл етс  восьмым входом блока, третий вход которого соединен с нулевым входом первого триггера , с нулевым входом второго три1- гера с нулевым входом третьего три| гера, выход которого соединен с третьим входом третьего элемента И и  вл етс  первым выходом блока , четвертый вход третьего элемента И соединен с выходом первого элемента ИЛИ, первый вход которого соединен с четвертым выходом первого переключател , второй вход первого элемента ИЛИ соединен с выходом п того переключател  с входом шестого переключател  и  вл етс  первым выходом третьей группы выходов блока ,второй и третий выходы третьей группы выходов которого соеди нены соответственно с первым и вторым выходами шестого переключател , выходы . первого и второго элементов И соеди-нены соответственно с первым и вторым входами п того переключател , ин версный BfcixoA первого триггера соединен с вторым входом второго элемента и выход третьего элемента И соединен с первым входом второго элемента ИЛИ, свходом седьмого переключател  и  в .л етс  первым выходом первой группы выходов блока , второй выход второй группы выходов которого соединен с выходом седьмого пере.ключател , первый и второй выходы второй группы выходов блока соединены соответственно с вы-ходами восьмого и дев того переключателеи f входы которых соединены с выходом второго элемента ИЛИ, второй вход которого  вл етс  четвертым входом блока, дев тый вход которого соединен с первым входом третьего элемента ИЛИ, второй вход которого со (единен с выходом дес того переключа1тел , первый вход кот орого  вл етс  дес тым входом блока второй вход дес того переключател  соединен с вы- 0 ходом четвертого переключател , выход третьего элемента ИЛИ соединен с еди ничным входом третьего триггера. Блок регулируемой задержки содержит триггер, элемент И, счетчик, при- 15 чем первый управл ющий вход блока соединен с нулевым входом триггера, си хрОБХОД которого соединен с вторым управл ющим входом блока, выход триг гера соединен с первым входом элемента И, второй вход которого соединен с синхроаходом блока, выход кото рого соединен с выходом переноса сче чика, счетный вход .которого соединен с выходом элемента И, группа информа ционных входов счетцика  вл етс  груп пой информационных входов блока. На фиг,1 показана структурна  схе ма устройства: на фиг,2 - схема блок анализа; на фиг.З - блок синхронизации; на фиг.4 - блок управлени  на фиг.5 - блок регулируемой задержки. Устройство содержит первую 1, вто рую 2 группы информационных входов устройства 5 группу 3 синхровходов j/стройства мультиплексоры и 5 блок 6 пам ти регистр 7, счетчик 8 регистр 9, блок ТО анализа, блок 11 регулируемой задержки, блок 12 синхронизации , счетчик 13. блок И инди кации, блок 15 управлени , блок 1б переключателей,группа выходов 17 бло ка управлени  и-входы устройства: вход 18 сброса, вход 19 ввода, вход 20 пуска. Блок анализа содержит регистр 21 группу 22 элементов И, элементы 23 и 24 ИЛИ и переключатель 25. I Блок синхронизации содержит груп пу 26 элементов НЕ, группу 27 переключателей и элемент И 28, Блок управлени  содержит переключатели 29-31, элемент ИЛИ 32, элемент И 33J переключатель 3, триггер 35 г элементы И 36 и 37, переключатель 38, элемент ИЛИ 39, переключатели fOk2 триггер , переключатель 4, эле мент ИЛИ 5 триггер 46. 10 78 БЛОК регулируемой задержки содержит триггер k7, элемент И 8, счетчик 9, Устройство позвол ет осуществл ть сбор данных о поведении контролируемого объекта в следующих режимах: 1. Запись последовательности состо ний (выходных сигналов) контролируемого объекта после по влени  определенного , заданного оператором событи  с задержкой начала записи на заданное число тактов. 2. Запись последовательности состо ний контролируемого объекта, предчествующих по влению определенного событи , с задержкой окончани  записи на заданное число тактов. 3. Запись состо ний только в такте выполнени  услови  записи (по влени  определенного событи . (Режим селек тивной записи). А. Определение частоты по влени  предварительно заданных событий на фиксированном временном интервале (построение гистограмм; состо  ний) . 5- Автоматический контроль работоспособности провер емого объекта по гистограмме состо ний. Рассмотрим процесс подготовки устройства к работе. Предварительно подаетс  сигнал Сброс, с помощью которого привод тс  в исходное состо ние элементы пам ти блока 15 управлени , счетчика 8, регистра 9, блока 10, блока 11 , счетчика 13 и блока И. Затем по сигналам Ввод блок 15 управлени  осуществл ет запись исходных Данных в блоки устройства. При этом перед каждым сигналом Ввод а блоке управлени  на выходах 17 устанавливаетс  код, по сигналу Ввод формулируетс  импульс записи этого кода в соответствующий блок. Таким образом последовательно записываютс : код маски в регистр 7, код задержки, запуска (останова) в блок 11, код длительности выборки в счетчик 13. Затем блок у правлени  записывает в регистр 9 код 0001 адреса первой  чейки блока пам ти и через включенные входы мультиплексоров k и 5 записывает установленные предварительно на внутренней информационной шине-выходе 17 соответственно код первого признака и нули при подготовке режимов записи состо ний и режима построени  гистограмм или код первого повторение этого признака, - при подготовке режима контрол  гистограмм . Затем вновь формируетс  импульс Ввод, код в регистре 9 сдвигаетс  и по адресу 0010 производитс  запись во вторую  чейку блока пам ти и т.д. По заполнении блока пам ти устанавливаетс  в 1 триггер 3,-единичный сигнал с выхода которого через переключатели 42, и элемент ИЛИ 45 поступает в блок индикации. Этот сигнал  вл етс  сигналом окончани  подготовки. 1 . Работа устройства в режиме за- писи состо ний с запуском по условию и цифровой задержкой заключаетс  в следующем. Блок переключателей устанавливает на шине управлени  сигналы, по которым открываетс  перва  группа входов мультиплексоров 4 и 5. С помощью переключателей выбираетс  признак , по которому необходимо осуществить запуск . Устройство подключают к контролируемому блоку следующим образом. Выходы блока, на которых по вл ютс  сигналы, характеризующие состо ние системы, соедин ют с группой 1 входо Выходы блока, на которых по вл ютс  сигналы, определ ющие услови  изменени  состо ний системы (например, команды или адреса блока пам ти), соед н ютс  с группой 2 входов устройства Вход 3 синхронизации подключаетс  к шине тактирующих сигналов. Затем подаетс  сигнал Сброс, с помощью которого устанавливаютс  в О триггер блока 10 анализа триггеры блока 11 регулируемой задержки и счетчика 13, а также триггеры блока. 15 управлени  Работа начинаетс  по сигналу Пус которым включаетс  блок 12 синхронизации . Тактовые импульсы, формируемы блоком синхронизации, поступают на соответсгвуше входы блоков 11, 13, 15 , однако не вызывают изменени  состо ний элементов этих блоков до тех пор, пока на группе входов 2 устрО|3ства не по витс  код запуска тересующего оператора признака Коды группы 2 входов поступают на входы блока 6, причем при по влении кода запуска на выходе блока б по вл етс  сигнал 1, который через открытую первую группу входов мультиплексора включает блок 11. Поэтому .первым после запуска (т.е. после по10 код И 710  влени  кода запуска) импульсом в ре гистр 9 записываетс  код 0001 адреса первой  чейки блока пам ти, следующим тактовым импульсом записываетс  код, поступающий с выходов контролируемого блока через группу 1 входов и открытую первую группу входов мультиплексоров 4 на входы блока 6, Затем блок 16 устанавливает код 0010 адреса второй  чейки блока пам ти в зону данных в которой записываетс  код следующего состо ни  контролируемого блока и т.д. По окончании записи в последнюю  чейку блока пам ти сигнал, переполнени  регистра 9 через блок 15 управлени  включает блок 14 индикации. 2. При работе в режиме 2 (задержки останова по условию) запись в блок 6 начинаетс  сразу после сигнала Пуск, а заканчиваетс  при по влении на группе 2 входов устройства кода останова и отсчета заданной задержки. Дл  этого в блоке управлени  формируютс  си|- налы многократной периодической записи сигналов поступающих от контролируемого блока по входам 1 через мультиплексоры 4 в блок 6, После подачи сигналов Сброс и Пуск тактовые импульсы с выхода блока 12 синхрони- , зации поступают на вход синхронизации регистра 9 По заполнений всех  чеек . блока 6 сигнал 1 с выхода старшего разр да регистра 9 поступает на управл ющий вход регистра 9- Поэтому последующими тактовыми импульсами запись состо ний с входов 8 блок 6 продолжаетс  и ранее записанные данные замен ютс  вновь поступившими. При по влении на входах 2 кода совпадающего с кодом, записанным в блоке 6, на вьц. ходе последнего по вл етс  1, включаетс  блок 11, и после отсчета заданного числа тактов сигнал с выхода блока 11 включает блок 14 индикации и прекращает запись в блок 6, При этом в блоке 6 остаютс  записанными те состо ни  контролируемого блока , которые предшествовали по влению кода останова при нулевой задержке останова . Если задержка не равна нулю, но число тактов задержки не превышает количества  чеек блока 6, то в блоке: 6 окажутс  зарегистрированными состо ни  как предшествующие моменту по влени  кода останова, так и следующие после него. 3. Режим селективной записи состо ний отличаетс  от ранее рассмотренных тем что запись в блок 6 осуществл ет с  только при совпадении кода, поступающего по группе 2 входов с кодами, хран щимис  в блоке 6. Последовательность выбираемых дл  записи  чеек может определ тьс  последовательностью кодов, постуг а гщйх от провер емого блока через группу 2 входов и мультиплексор 5 на входы блока 6 или может быть упор доченной по номерам  чеек. и При первом способе адресации блок 15 управлени  по сигналам совпадени  формирует импульсы записи адреса совпадени  с выходов блока 6 в регистр 9 Таким образом J в этом режиме осуществл етс  селективна  запись со сто ний контролируемого блока . Если, ;например , группа 1 входов устройст ва подключена к входам информации провер емого блока ,а группа 2 вхо дов устройства подключена к входам адреса блока , то по окончании записи в блоке б остаетс  Записанным содер.Жимое  чеек провер емого блока адре са которых заданы кодами признаков. Предлагаемое устройство позвол ет также проследить изменение содержимого заданной  чейки или изменение per аультатрв выполнени  определенной йоманды Дл  этого при подготовке код адреса этой  чейки (или код команды ) записываетс  в блок 6 и уста;навливаетс . код адреса соответствующей группь входов переключател  25 блока 10. . При этом разрешаетс  последовательный режим записи в регистр 9j а импульсы записи в этот регистр и в блок 6 формируютс  только при совпадении кода на группе 2 входов устрой ства. с заданным, кодом признака (кодом адреса или команды), , Режим построени  гистограмм. Блок 1б устанавливает сигналы, по которым включаетс  втора  группа входов мультиплексоров k и перва  группа входов мультиплексора 5 При этом через мультиплексор подклнэча ютс  в блок 6 разр дные выходы счетт чика 8 и группа 2 входов устройства. Затем формируютс  сигналы Сброс и Пуск, По сигналу Пуск включаютс  провер емый блок,и блок 12 синхронизации устройства 5 Режим автоматическоно контрол  работоспособности по гистограмме состо ний При подготовке этого ре ,жима в блок 6 записываютс  числа равные частоте по влени  на выбранном интервале времени признаков , записанных при подготовке в блок 6 Счетчик 8 переводитс  а режим выг чйтани . Устройство работает так же, как в режиме построени  гистограмм но в процессе работы при совпадении кода на входах 2 с кодом признака одной из  чеек блока 6 , записи содержимого этой  чейки в счетчик 8, а адреса в регистр 9 , из содержимого 8 вычитаетс  единица Если контролируемый блок работает правильно , то по окончании времени выборки содержимое всех  чеек блока 6 должно быть равно нулю , в противном случае , т. е. если система функционирует неправильно и.при этом час тота повторений одного или нескольких признаков исправной и неисправной систем не совпадают (что обычно справедливо дл  широкого класса систем), содержимое блока 6 отлично от нул . Если один из признаков по вл етс  чаще, чем это должно быть, то импульс с выхода счетчика 8 через блок 15 управлени  включает блок индикации до окончани  времени выборки. При этом, как и в режиме подготовки, осуществл етс  поочередный опрос  чеек блока 6 и индикаци  их содержимого на экране блока Н. Дл  проведени  повторной записи состо ний необходимо восстановить код задержки запускаи, код времени выборки в..блоке 11 и счетчике 13. Реализаци  блока управлени  на основе микроЭВМ упрощает подготовку к работе и эксплуатацию устройства. Таким образом, предлагаемое устройство обеспечивает возможность записи последовательности состо ний контролируемой системы в режимах с задержкой запуска (останова) относительно выбранного предварительно услови  (признака), В отличие от устройства-прототипа , которое также может работать в этих режимах, предлагаемое устройство позвол ет осуществл ть запуск по одному из нескольких введенных заранее в блок пам ти условий , или при реализации событи , заключающегос  в по влении любого из этих условий. Кроме того, изобретение в отличие от прототипа позвол ет проводить селективную запись, т.е. запись только в моменты выполнени  заданных уелоВИЙ (например, запись результатов выполнени  определенной команды или запись содержимого выбранных дл  проверки ,  чеек при первом или последнем обращении к этим  чейкам, запись последовательности кодов, хранимых в опеределенной  чейке и т.д.). Контрол микропроцессорных систем с использованием перечисленных режимов позвол ет уменьшить объем несущественных дл  испытаний данных, записываемых в пам ть контролирующего устройства, что позвол ет полнее и точнее оценивать .поведение провер емой системы на больших временных интервалах. Таким образом, предлагаемое устройство позвол ет существенно ускорить и упростить процедуру контрол  и диагностики цифровых систем.

В значительной степени достижению поставленной цели способствует реализаци  режимов построени  и контрол  гистограмм состо ний.

Предлагаемре техническое решение позвол ет строить гистограммы с максимальной разрешающей способностью (1 бит) дл  крдов любой разр дности при небольшом количестве  чеек блока пам ти. В частности, дл  микро-ЭВМ может быть получена гистограмма с максимальной разрешающей способностью дл  всех команд (микрокоманд), так как количество их обычно невелико, хот  закодированы они числами большой разр дности. Емкость блока пам ти при

этом оказываетс  вполне приемлемой: число  чеек должно быть не меньше количества команд, а разр дность зоны привнака должна быть не меньше числа разр дов в коде команд. Дополнительные преимущества изобретени  обусловлены тем, что при работе с ним не нужно проводить расчеты диапазона и разрешающей способности, а в п эоцессе анализа не производитс  вычисление адреса, что упрощает подготовку испытаний и уменьшает необходимое дл  испытание врем .

С помощью гистограммы состо ний можно оценить поведение автомата на существенно более длинной последовательности , чем с помощью таблиц.

Достоверность оценки поведени  автомата по гистограмме определ етс  выбором анализируемых состо ний. Выбор . проводитьс  таким образом, чтобы люба  неисправность, привод ща  автомат к потере работоспособности , измен ла хот  бы один компонент гистограммы.

Возможность записи последовательностей большой длины повышает веро тность обнаружени  перемежающихс  неисправностей.

Предлагаемое устройство может примен тьс  при работе с веро тностными автоматами, а в сочетании с аналогоцифровыми преобразовател ми - .дл  исследовани  статистических характеристик непрерывных процессов.

Фиг.1

иг,2

iMTj;

«.

.

3

b-Jp

nuiB III Ilia. jb.uagjag-aS

Urr

i. 3

v

§

cuHJ ftOHu am/ii fdSffod От $локаЮ(мх.1} ffтолока f2 о ffm SaoKatO(ffbix. 2) От блока ff о fScSpoc OmSaoKslit ОтУлокаЗ о От блока 13 O/nffnoKaB За За .4ись лок7 исью

9

S

Claims (4)

1. ЛОГИЧЕСКИЙ АНАЛИЗАТОР, содержащий блок регулируемой задержки, блок синхронизации, блок управления, блок индикации, блок .переключателей, причем группа .синхровходов устройства соединена соответственно с группой синхровходов блока синхронизации, выход которого соединен с синхровоходом блока индикации, с синхровходом_блока регулируемой задержки, с синхровходом блока управления, первый вход которого соединен с входом ввода устройства, вход пуска которого 'соединен с вторым входом блока управления, третий вход которого со-, единен с входом сброса устройства, четвертый вход блока управления соединен с выходом блока индикации, управляющий вход которого соединен с первым выходом блока управления, второй выход которого соединен с первым управляющим входом блока регулируемой задержки, выход которого соединён с пятым входом блока управления, о т личающийся тем, что, с целью повышения достоверности контроля, в него введены два сметчикаj два мультиплексора, два'регистра, блок, памяти, блок анализа, причем первая и вторая группы информационных входов анализатора соединены с первой группой информационных входов соответственно первого и второго мультиплексоров, выходы которых являются соответственно первой и второй группой информационных входов блока памяти, третья группа информационных входов которого соединена с группой выходов первого регистра, управляющий вход которого соединен с третьим выходом .блока управления, первая группа выходов которого соединена с первой группой управляющих входов блока па- <| мяти, первая группа выходов которого соединена с группой информационных входов первого счетчика, с первой группой информационных входов блока индикации, вторая группа информационных входов которого соединена с второй группой выходов блока памяти_Λ третья группа выходов которого соединена с группой информационных, входов второго регистра, с группой инфпрма.ционных входов блока анализа , вход сброса которого соединен с входом сброса анализатора., первый и второй выходы блока анализа соединены соответственно с шестым и седьмым входами блока управления, восьмой вход которого соединен с выходом второго регистра ₍ группа выходов которого соединена с второй группой управляющих входов блока памяти, вторая группа выходов блока управления соединена соответственно с группой 'управляющих входов второго регистра . третья группа выходов блока управления соединена

SU .... 1032457 с группой управляющих входов первого счетчика выход переполнения которого соединен с девятым входом блока управления, четвертая группа выходов которого соединена с группой управляющих входов второго счетчика , выход которого соединен с десятым входом блока управления выход блока синхронизации соединен с с^нхровходом второго счетчика , первая группа выходов блока переключателей соединена с второй группой информационных входов первого и второго мультиплексоров, с группой информационных входов первого регистра, с группой информационных.входов второго счетчика , с группой информационных входов блока регулируемой задержки, второй управляющий вход которого соединен с третьим выходом блока анализа, группа выходов разрядов первого счетчика соединена с третьей группой информационных входов первого мультиплексора, группа управляющих входов которого соединена с группой управляющих входов второго мультиплексора, с второй группой выходов блока переключателей,

2. Анализатор по п,1, о т ли чающийся гем', что блок анализа содержит регистр,’ группу элементов И, два элемента ИЛИ, переключатель/ при'чем группа информационных входов блока соединена соответственно с группой единичных входов регистра, соответственно с группой входов Первого элемента ИЛИ, соответственно с группой информационных входов переключателя, соответственно с первыми входами элементов И группы, вторые входы которых соединены соответственно с выходами регистра, нулевой вход которого соединен с входом сброса блока , первый выход которого соединен с выходом второго элемента ИЛИ, входы которого соединены соответственно с выходами элементов И группы, выход первого элемента ИЛИ соединен с управляющим входом переключателя и является вторым выходом блока третий выход которого соединен с выходом переключателя,

3. Анализатор по п.1, о т л и чающий с я тем, что блок управления содержит девять переключателей, три элемента ИЛИ, элемент И, триггер _s причем первый вход блока соединен с входом первого переключателя, первый выход которого является третьим вы 'ходом блока, второй выход которого соединен с вторым выходом первого переключателя , третий выход которого является первым выходом четвертой группы выходов блока , второй выход четвертой группы выходов которого соединен с прямым выходом первого триггера , с первым входом первого элемента И,второй вход которого соединен с первым входом второго элемента И, с ‘выходом второго переключателя, первый вход которого является синхровходом блока, второй вход которого соединён с первым входом третьего элемента И, второй вход которого соединен с выходом третьего переключателя, вход которого является шестым входомблока, седьмой вход которого соединен с вторым входом второго переключателя, пятый вход блока соединен с единичным входом первого триггера, с первым входом четвертого переключателя,_ второй вход которого соединен с выходом второго триггера, единичный вход которого является восьмым входом блока, третий вход которого соединен с нулевым входом первого триггера₉ с нулевым входом второго триггера , с нулевым входом третьего триггера, выход которого .соединен с третьим входом третьего элемента И и является первым выходом блока , четвертый вход третьего элемента И соединен с выходом первого элемента ИЛИ, первый вход которого соединен с четвертым выходом первого переключателя, второй вход первого элемента ИЛИ соединен с выходом пятого переключателя, с входом шестого переключателя и является первым выходом третьей группы выходов блока, ίΒτοροπ и третий выходы третьей группы выходов которого соединены соответственно с первым и вторым выходами шестого переключателя , выходы первого и второго элементов И соединены соответственно с первым и вторым входами пятого переключателя, инверсный выход первого триггера соединен с вторым входом второго элемента И, выход третьего элемента И соединен с первым входом второго элемента ИЛИ^ с входом седьмого переключателя и является первым выходом первой группы выходов блока, второй выход второй группы выходов которого соединен с выходом седьмого переключателя, первый и второй выходы второй группы выходов блока соединены соответственно с вы ходами восьмого и девятого переключа телей, входы которых соединены с выходом второго элемента ИЛИ, второй вход которого является четвертым входом блока, девятый вход которого соединен с первым входом третьего элемента ИЛИ, второй вход которого соединен с выходом десятого переключателя, первый вход которого является десятым входом блока, второй вход десятого переключателя соединен с выходом четвертого переключателя _t выход третьего элемента ИЛИ соединен с единичным входом третьего триггера...

4. Анализатор по п.1, о т л и ч а-, ю щ и й с я тем \ что блок регулируе- мой задержки содержит триггер, элемент И, счетчик, причем первый управляющий вход блока соединен с нулевым входом триггера, синхровход которого соединен с вторым управляющим входом блока, выход триггера соединен с первым входом элемента И, второй §ход которого соединен с ^синхровходом блока , выход которого соединен с выходом переноса счетчика, счетный вход которого соединен с выходом элемента И, группа информационных входов счетчика является группой информационных вхо⁴дов блока.