SU1023396A1 - Накопитель дл ассоциативного запоминающего устройства - Google Patents

Abstract

НАКОПИТЕЛЬ ДЛЯ АССОЦИАТИВНОГО ЗАПОМИНАЮЩЕГО УСТРОЙСТВА, содержащий матрицу ассоциативных элементов пгш ти, шины данных и разрешени  записи и логические блоки, каждый из которых содержит элементы И и элементы НЕ, причем 6д{ин из входов и выход каждого ассоциативного эле. мента, пам ти каждой строки матрицы , --:: подключены соответственно к шине адреса и шине результата сравнени , а другие входы каждого ассоциативного элемента пам ти каждого столбца подключены к информационна шинам, отличающийс  тем, что, с. целью повышени  надежности, накопител , в кёикдый логический блок введен элемент пам ти, причем первый входы элемента пам ти и первого элемента И и вход первого элемента НЕ .подключены к шине данных, выходшервогр элемента НЕ подключен к первому входу второго элемента И, вторые и третьи входы элементов И соединены соответственно с выходами второго элемента 5 НЕ и элемента пам ти, второй вход ко торого и вход второго элемента НЕ подключены к шине разрешени  записи, выходы элементов И подключены к информационным шинам. кэ со DO СО Л

Description

Изобретение относитс  к вычислительной технике и может быть использовано в качестве элемента ассоциативного пол  в ассоциативных запоминающих устройствах и ассоциативных процессах с параллельной и последовательно поразр дной обработкой данных .

Известен накопитель дл  ассоциативного запоминающего устройства содержащий ассоциативные лчейки, кажда  из которых содержит элемент пам ти, выходы которого подключены к входам элемента сравнени , причем адресные входы элементов пам ти и выходы элементов сравнени   чеек каждой строки ассоциативной матрицы подключены соответственно к шине адреса и шине сравнени  данной строки , а Одноименные информационные входы элементов пам ти и сравнени  ассоциативных  чеек каждого столбца ассоциативной матрицы подключены к соответствующим информационным шинам данного столбца ассоциативной матрицы 1 .

Недостатком этого накопител   вл етс  его сложность вследс вие большого числа элементов ассоциативной  чейки и большого числа внешних выводов.

Наиболее близким техническим решением к данному изобретению  вл етс  накопитель дл  ассоциативного запоминающего устройства, содержащий матрицу ассоциативных эле35 ментов пам ти и логические блоки по числу столбцов матрицы, каждый из которых содержит элементы И-НЕ и НЕРАВНОЗНАЧНОСТЬ, причем входы первого элемента И-НЕ и элемента НЕРАВНОЗНАЧНОСТЬ подключены к ин40 формационным шинам матрицы, а выходы - к входам второго элемента И-НЕ, выход которого  вл етс  контрольным выходом накопител  2 . . .

Недостатком известного накопи45 тел   вл етс  невысока  достоверность считываемой информации, что снижает надежность накопител .

Цель изобретени  - повышение надежности накопител .

50

Поставленна  цель достигаетс  тем, что а накопитель дл  ассоциативного эапс 1инающего устройства, содержащий матрицу ассоциативных элементов пам ти, шины данных и

55 разрешени  записи и логические блоки, каждый из которых содержит элементы И и элементы НЕ, причем один из входов и выход каждого ассоциативного элемента пам ти каждой строки

60 атрицы подключены соответственно к шине адреса и шине результата сравнени , а другие входы каждого ассоциативного элемента пам ти каждого столбца подключены к информационным шинам, в каждый логический блок введен элемент пам ти, причем первые входы элемента пам ти и первого элемента И и вход первого элемента НЕ подключены к шине данных выход первого элемента НЕ подключен к первому входу второго элемента И, вторые и третьи входы элементов И -соединены соответственно с выходами второго элемента НЕ и элемента пам ти , второй вход которого и вход второго элемента НЕ подключены к шине разрешени  записи, выходы элементов И подключены к информационным шинам.

На фиг, 1 представлена функциональна  схема накопител  дл  ассоциативного запоминающего устройства/ на фиг. 2 - функциональна  схема ассоциативного элемента пам ти.

Накопитель содержит (фиг, 1) ассоциативные элементы 1 пам ти, образующие матрицу,информационные шины 2 к 3, шины адреса 4 и результата сравнени  5, первые 6 и вторые 7 элементы И, первые 8 и вторые 9 элегменты НЕ, элементы 10 пам ти с входами 11 и 12 и выходом 13, шины 14 данных и шину 15 разраиени  записи. Элементы И 6 и 7, элементы НЕ 8 и 9 и элемент 10 пам ти., относ щиес  к одис лу столбцу матрицы, образуют . соответствующий логический блок накопител  ,

Ассоциативньлй элемент 1 пам ти (фиг, 2) содержит элемент 16 пам ти с адресным входе 17, информационным входами 18 и 19, пр мым 20 и инверсным 21 выходами, элемент 22 сравнени  с входами 23 и 24 данных, информационными входами 25 и 26 и выходрм 27.

Накопитель функционирует следук  и образом.

Все операции - записи, опроса и считывани  - осуществл ютс  за два такта. Во врем  первого такта - маскировани  - производитс  предварительный выбор столбцов, которые во врем  второго такта будут участвоват в той или другой ассоциативной операции .

Выбор столбца производитс  следук аим образе. От внешнего регистр маски (на фиг. 1 не показан) на шины 14 подаютс  сигналы маски, которые поступают на входы 11 элементов 10 :. пам ти. При поступлении единичного сигнала, подаваемого на шину 15, на входы 12 элементов 10 пам ти, производитс  запись в-элементы 10 пам ти информации, соответствующей сигналам маски. Если сигнал маски, подаваемый на шину 14 какого-либо столбца, соответствует логической 1, то на выходе 13 элемента 10 пам ти того же столбца по вл етс  единичный сигнал , который поступает на входы элементов И 6 и 7, Это состо ние: элемента .10 пам ти означает, что столбец выбран и может участвовать на втором .такте в ассоциативных операци х. Ес;ли сигнал маски соответствует логическому О, то на выходе 13 элемента 10 пам ти данного столбца действует нулевой сигнал и элементы И 6 и 7 будут закрыты. При этом данный столбец не может участвовать в ассоциативных операци х. Одновременно сигнал, подаваеко й на шину 15, проход  через элементы НЕ 9, закрывает элементы И б и 7 и бл окирует прохождение сигнала по ишнам 14 на инфop faциoнныe шины 2 и 3.

Во врем  второго такта на шине

15действует нулевой сигнал и на соответствующих входах элементов И б и 7 устанавливаютс  единичны.е уровни сигналов. При опросе по 1 (или записи 1) на шину 14 данного столбца подаетс  единичный сигнал,. и так как при этом на всех входах ..элемента И 6 выбранного столбца действуют единичные сигналы, на инфомационной шине 2 устанавливаетс  также единичный уровень сигнала. На информационной шине 3 при этом сохран етс  нулевой уровень, так как на . выходе элемента НЕ 8 и следовательно

на выходе элемента И 7 действуют нулевые сигнашы. Таким образом, при оп росе по 1 (или записи 1) на информационных кшнах 2 и 3 выбранного столбца устанавливаетс  код 1,0. При опросе по О (или записг О) на шину 14 подаетс  сигнал логического О, На выходе элемента И б сохран етс  нулевое состо ние, а на выходе элемента И 7 устанавливаетс  единичный уровень сигнала, и таким образом, на информационных шинах 2 и 3 выбранного столбца матрицы устанавливаетс  код 0,1. В невыбранных столбцах матрицы на информационных шинах 2 и 3 во врем  второго такта сохран ютс  нулевые сигналы (код 0,0).

Установка кода на информационных шинах 2 и 3 производитс  одновременно и независимо во всех выбранных столбцах матрицы,

ОП| раци  записи в ассоциативной матрице производитс  параллельно по столбцам и строкам. На шины 4 адреса всех выбранных строк подаютс  едш4ичные сигналы, котоЕше поступгиот на гшресные входы 17 элементов

16пам ти (фиг. 2). На информационые входы 18 и 19 элемента 16 пам и поступают сигналы с соответствуюих информационных шин 2 и 3. Результат конъюнкции сигналов в виде заимно дополн ющих сигналов запиываетс  в элементе 16 пам ти, которые через его пр мой и инверсный ыходы 20 и 21 подаютс  на входы

23и 24 данных элемента 22 сравнени . В невыбранных строках или столбцах запись не производитс .

Операци  опроса в ассоциативной атрице также производитс  параллельно по столбцам и строкам. При опросе ины 4 адреса наход тс  в состо нии логического О, Код опроса в виде взаимно дополн ющих сигналов подает- . с с информационных шин 2 и 3 на информационные входы 25 и 26 элемента 22 сравнени . На другие входы 23 и

24элемента 22 сравнени  при этом уже поданы сигналы от одноименного элемента 16 пам ти, В результате элемент 22 сравнени , реализую&;ий, например , функцию равнозначности, вырабатывает на выходе 27 сигнал совпадени  кода опроса, поданного на шину 14 с информацией, хранимой в соответствующем элементе 16 пам ти данной строки. Сигна ш с выходов 27 элементов 22 сравнени  ассоциативных  чеек данной строки поступают на шину 5 той же строки, на которой формируетс  дизъюнктивный сигнал совпадени  во всех ассоциативных элементах пам ти выбранных столбцов данной строки. .

Операци  считывани  в ассоциативной матрице выполн етс  последовательно по столбцам и параллельно по стро кам. При считывании дан1шх одного столбца производитс  выбор этого столбца и маскирование остальных столбцов матрицы, Дгшее производитс  опрос выбранного стчэлбца по 1 и результат считывани  одного разр да всех строк матрихда формируетс  на соответствующих шинах 5. Производ  последовательный выбор начина , например ,, с самого правого всех столбцов ассоциативной матрицы и повтор   операцию опроса по 1 каждого выбранного столбца, с выходов шин 5 считывают последователыше коды всех чисел записанных в строках матрицы.

Технико-тэкономическое преимущество описанного накопител  заключаетс  в его бодее высокой надежности по сравнению с прототипом.

j и

7

и

;1

Claims (1)

1. НАКОПИТЕЛЬ ДЛЯ АССОЦИАТИВНОГО ЗАПОМИНАЮЩЕГО УСТРОЙСТВА, содержащий матрицу ассоциативных элементов памяти, шины данных и разрешения записи и логические блоки, каждый из которых содержит элементы И и элементы НЕ, причем дЛин из входов и выход каждого ассоциативного элемента. памяти каждой строки матрицы подключены соответственно к шине адреса и шине результата сравнения, а другие входы каждого ассоциативного элемента памяти каждого столбца подключены к информационным шинам, отличающийся тем, что, с. целью повышения надежности, накопителя, в каждый логический блок введен элемент памяти, причем первый входы элемента памяти и первого элемента И и вход первого элемента НЕ подключены к шине данных, выход«первого элемента НЕ подключен к первому входу второго элемента И, вторые и третьи входы элементов И соединены соответственно с выходами второго элемента _£ НЕ и элемента памяти, второй вход ко·| торого и вход второго элемента НЕ I подключены к шине разрешения'записи,м выходы элементов И подключены к ин- I формационным шинам. Н itS >

   *♦—в»

   pH [г F ж fir -Sh Г&~ β-

   ЙО W 00 СО i