Изобретение относитс к вычислительной технике, в частности к запоминающим устройствам , и может использоватьс дл построени модулей оперативной пам ти с обнаружением ошибок. Известно запоминающее устройство с обнаружением ошибок, содержащее накопитель , входной и выходной регистры данных, адресный регистр, блоки свертки по модулю два, сумматоры, счетчики и вычитатель 1. Однако известное устройство характеризуетс большими аппаратурными затратами. Наиболее близким техническим решением к изобретению вл етс запоминаюшее устройство с обнаружением ошибок, содержащее накопитель, входы которого подключены к выходам адресного регистра и входного регистра данных, а выходы - к входам выходного регистра данных, первый и , второй блоки сверток по модулю два, выходы которых соединены с входами сумматора, вход первого из них соединен с входом адресного регистра, вл ющимс первым входом устройства, а вход второго блока свертки по модулю два подключен к выходу элементов ИЛИ, входы которых соединены с выходом выходного регистра данных и входом входного регистра данных, вл ющимс вторым входом устройства, счетчик вход которого подключен к выходу сумматора, первый выход - к одному из входов вычитател , выход которого вл етс выходом устройства , а второй выход счетчика соединен с входом контрольного регистра, выход которого подключен к другому входу вычитател 2. Недостатками данного устройства вл ютс большие аппаратурные затраты и, вследствии этого, низка надежность работы . Кроме того, информаци о количестве возникших ошибок поступает с выхода вычитател в зависимости от содержимого счетчика и контрольного регистра то в пр мом двоичном коде, то в инверсном, что значительно усложн ет ее дальнейшую обработку и снижает эксплуатационные характеристики устройства. Цель изобретени - упрощение устройства . Поставленна цель достигаетс тем, что в запоминающее устройство с обнаружением ошибок, содержащее накопитель, входы которого подключены соответственйо к выходам адресного регистра и к выходам первого информационного регистра, а выходы - к входам второго информационного регистра , первый и второй блоки свертки по модулю два, выходы которых соединены с входами сумматора по модулю два, элементы ИЛИ, выходы которых подключены к входам второго блока свертки по модулю два, а одни из входов - к выходам второго информационного регистра, и счетчик, причем входы первого блока свертки по модулю два и адресного регистра вл ютс адресными входами устройства, другие входы элементов ИЛИ и входы первого информационного регистра вл ютс информационными входами устройства, информационными выходами которого вл ютс выходы второго информационного регистра, введены триггер , элемент И-ИЛИ-НЕ, элемент И, элемент И-НЕ и ключи, причем выход элемента И-ИЛИ-НЕ подключен к первому тактовому входу счетчика, первый вход -. к первому управл ющему входу накопител , а второй вход - к выходу сумматора по модулю два и первому входу элемента И, второй вход которого соединен с вторым управл ющим входом накопител , а выход - с первым входом элемента И-НЕ и третьим входом элемента И-ИЛИ-НЕ, четвертый вход которого подключен к пр мому выходу триггера, инверсный выход которого соединен с вторым входом элемента И-НЕ, выход которого подключен к второму тактовому входу счетчика, выход обратного переноса которого соединен с тактовым входом триггера , вход сброса которого подключен к выходу первого ключа, вход сброса счетчика подключен к выходу второго ключа, первые входы ключей соединены с шиной нулевого потенциала, второй вход первого ключа и управл ющие входы накопител вл ютс управл ющими входами устройства, контрольными выходами которого вл ютс счетные выходы счетчика. На чертеже представлена функциональна схема предложенного устройства. Устройство содержит накопитель 1, первый 2 и второй 3 информационные регистры, адресный регистр 4, элементы ИЛИ 5, первый 6 и второй 7 блоки свертки по модулю два, сумматор 8 по модулю два, счетчик 9 с счетными выходами 10, элемент И-ИЛИ- НЕ И, элемент И-НЕ 12, элемент И 13, триггер 14. На чертеже обозначены первый 15 и второй 16 управл ющие входы накопител 1. Устройство содержит также первый 17 и второй 18 ключи. Элементы И-ИЛИ- НЕ 11, И-НЕ 12, И 13 и триггер 14 могут быть выполнены на основе серийно выпускаемых микросхем типа К155 ИЕ7. Устройство работает следующим образом . В исходном состо нии счетчик 9 и триггер 14 сброшены в нуль. В режиме записи на входе 15 накопител 1 по вл етс сигнал , соответствующий уровню логической «1, который разрешает прохождение суммарного бита четности, поступающего с выхода сумматора 8 на вход «+1 счетчика 9. Если результирующий бит четности имеет единичное значение, то на выходе элемента И-ИЛИ-НЕ 11 по вл етс отрицательный импульс, который своим передним фронтом увеличивает содержимое счетчика 9 на единицу. В режиме записи на входе 16 накопител 1 находитс посто нный уровень логического «О. Таким образом, выход элемента , 12, который соединен с вторым тактовым входом («-1) счетчика 9, находитс в состо нии логической «1. В режиме считывани результирующий бит четности поступает через элементы И 13, И- НЕ 12 на вход «-1 счетчика 9 и (в случае единичного значени ) уменьшает состо ние счетчика 9 на единицу. В это врем выход элемента И-ИЛИ-НЕ 11 находитс в соето нии логической «1. В режиме записи, который задаетс накопителю 1 по входам 15 и 16, счетчик 9 работает в режиме «Пр мой счет. Код адреса и код записываемых данных подаютс соответственно на входы регистра 4 и регистра 2 и осуществл етс запись слова в соответствующую чейку накопител 1. Одновременно код адреса и код данных подаютс соответственно на блок 6 и через элементы ИЛИ 5 на блок 7, которые вырабатывают биты четности адреса и записываемых данных. При этом во всех разр дах регистра 3 хранитс код «Все нули . Биты четности объедин ютс сумматором 8 в результирующий бит, который поступает в счетчик 9 через элемент И 13, элемент И-ИЛИ-НЕ И и (в случае его единичного значени ) увеличивает содержимое счетчика на единицу. Таким образом, к концу записи всего массива данных в накопитель 1 счетчик 9 фиксирует количество результирующих одиночных битов, равных единице, Пока соответствующий массив данных хранитс в накопителе 1, т. е. пока отсутствует обращение к накопителю 1, счетчик 9 устанавливаетс в режим хранени . В режиме считывани в соответствии с сигналами на входах 15 и 16 накопител 1 задаетс счетчику 9 режим «Обратный счет. В каждом такте обращени соответствующее коду адреса число извлекаетс из накопител 1 и поступает через регистр 3 на выход устройства. Код адреса и код.считанных данных подаютс соответственно на блок 6 и через элементы ИЛИ 5 на блок 7, которые (как и при записи) вырабатывают биты четности адреса и считанных данных. При этом во всех разр дах регистра 2 хранитс код «Все нули. Биты четности объедин ютс сумматором 8 в результирующий бит, который в случае единичного значени посту, пает через элемент И 13, элемент И-НЕ12 в счетчик 9 и уменьшает его содержимое на единицу. Если во врем записи, хранени или считывани в запоминающем устройстве возникли ошибки, искажающие адресную или числовую информацию, то при считывании количество результирующих битов четности , принимающих единичное значение, будет меньшим или большим, чем при записи. Если число единичных результирующих битов четности при считывании меньше, чем при записи, то после окончани считывани всего массива данных в счетчике 9 будет находитьс двоичный код, соответствующий суммарному количеству возникших ощибок. Если же число единичных результирующих битов четности при считывании будет больше, чем при записи, то в момент обнулени счетчика 9 на его выходе обратного переноса по витс импульс, который поступит в триггер 14 и через элемент И-ИЛИ- НЕ 11 задает счетчику 9 режим «Пр мой счет. Таким образом, независимо от количества результирующих единичных битов четности в режимах записи и считывани счетчик 9 после заверщени считывани всего массива данных содержит абсолютную разность результирующих единичных битов четности , котора равна суммарному количеству возникщих ошибок, и выдает информацию о количестве ошибок на выходы 10 устройства в пр мом двоичном коде. С целью удобства считывани информации о количестве ошибок в- том случае, когда число результирующих единичных битов при считывании больше, чем при записи, счетчик 9 переводитс в режим «Пр мой счет. Это происходит в момент обнулени счетчика 9, когда на его выходе обратного переноса по вл етс импульс, который переводит триггер 14 в единицу. После этого блокируетс прохождение сигналов на вход «-1 счетчика 9 и разрешаетс прохождение через элемент И-ИЛИ-НЕ 11 на вход «+1 счетчика 9. Поэтому суммарное количество ошибок соответствует содержимому счетчика 9 и в любом случае подаетс на выходы 10 устройства в пр мом коде. В режиме хранени , когда отсутствует обращение к накопителю 1; входы 15 «Запись и 16 «Считывание накопител 1 наход тс в состо нии логического «О. Это приводит к тому, что на тактовых входах «+ 1, «-1 счетчика 9 наход тс уровни логической «1, что соответствует режиму хранени . Аппаратурные затраты на реализацию вновь введенных триггеров 14, элемента И 13, элемента И-НЕ 12, элемента И-ИЛИ- НЕ 11 не завис т от информационной емкости накопител 1, и по стоимости и потребл емой мощности на пор док ниже, чем на реализацию регистра и блока вычитани в прототипе, например дл накопител емкостью 4К слов. Технико-экономическое преимущество предлагаемого устройства по сравнению с прототипом состоит в его упрощении за счет сокращени объема оборудовани примерно на 12-15% и, вследствие этого, в повышении надежности работы.