SU1277210A1

SU1277210A1 - Ассоциативное запоминающее устройство

Info

Publication number: SU1277210A1
Application number: SU843774579A
Authority: SU
Inventors: Юрий Геннадиевич Земсков; Георгий Михайлович Филиппов; Виктор Андреевич Шаповалов
Original assignee: Предприятие П/Я Р-6577
Priority date: 1984-07-19
Filing date: 1984-07-19
Publication date: 1986-12-15

Abstract

Изобретение относитс к вычислительной технике и может быть использовано в качестве ассоциативного запоминающего устройства ЭВМ и aSitSf t paipfS г розр В качестве элемента в ассоциативных процессорах при параллельной и матричной обработке данных. Цель изобретени - повьшение быстродействи устройства и расширение его функциональных возможностей за счет выпол-: нени в нем дополнительных логических операций. Устройство содержит матричный накопитель,-состо щий из запоминающих чеек 1, кажда из которых содержит запоминающие элементы 2, каждый из которых, в свою очередь, содержит триггер 3, блок 4 сравнени , элементы И 5 и 6. Устройство также содержит логические блоки 7, каждый с из которьгх содержит элементы И 11-13, (О элементы И-НЕ 14 и 15 и триггер 16.1 ип. (Л гз . pajpf

Description

Изобретение относитс к вьмислнтельной технике и может быть использовано , в качестве ассоциативного запоминающего устройства ЭВМ и в качестве элемента в ассоциативных процессорах при параллелвной и матричной обработке данных.

Цель изобретени - повьшение быстродействи устройства и расЕшрение его функциональных возмош1ост(2й за счет выполнени в нем дополнительных логических операций.

На чертеже изображена структурна схема ассоциативного запоминающего устройства (АЗУ),

Устройство содержит матричный накопитель, состо щий из запоминающих чеек 1, кажда из которьк содержит запоминающие элементы 2. Каждый запоминающий элемент содерлсит триггер 3, блок 4 сравнени , группу, состо щую из элемента И 5 и элемента И 6 .

Устройство также содержит логические блоки 7. Каладый блок 7 управл етс сигналами, поступающими по шине 8 сброса, шине 9 опроса, шине 10 чтени . Каждый блок 7 содержит первый элемент И 11, второй элемент И 12, третий элемент И 13, элемент И-НЕ 14, элемент ИЛИ-НЕ 15 и триггер 16. К блокам 7 подключены также шина 17 блокировки обращени , шина 18 формировани массива. Блоки 7 соединены с 19 результата сравнени , шиной 20 записи, 21 разрешени чтени и записи 22. Запоминающие элементы 2 подключены к информационным шинам 23 и шинам 24 маски . Элемент И 13 имеет 255 причем выход 25 последнего элемента И 13 вл етс индикаторНЬЕ-. выходом устройства .

АЗУ работает cлeдyюDJ;им образом.

На шины 23 параллельными подаетс дл сравнени искомое число . Совпадение его с данными одной из строк матрищ, АЗУ формирует на выходе блока 4 сравнени каждого разр да сигнала 1, которьш по объедин ющей эти выходы шине 19 поступает на триггер 16 через врем у paisHoe переходному процессу в запоминающем элементе 2 строки подаетс импульс опроса, по которому результат сравнени в каждой строке запоминаетс на триггерах 16.

Разр ды, подлежащие исключению из операций сравнени , ма сируютс

путем подачи единичного уровн на соответствующие разр ды шин 24.

При совпадении данных определенной строки триггер 16 устанавливаетс в единичное состо ние. Пр мой выход триггера 16 при наличии сигнала Нет блокировки на шине 17 разрешает прохождение сигнала Запись , Чтение через элементы И 12 и 11 соответственно на шины 22 и 21, Сигнал Нет блокировки формируетс либо извне (высокий потенциал на шине 17), либо внутри матрицы от строки к строке через элементы И 13 оттриггера 16 предьщуш;ей строки наход щегос в состо нии- 1.

Инверсный выход триггера 16 через элемент И 13 и шины запрещает Чтение и Запись во все последующие строки матрицы. Кроме того, с этого выхода триггера 15 в последней строке формируетс выходной сигнал Нет информации через элемент И 13. Операци Чтение или Запись осуществл етс подачей на шину 10 или 20 соответственно сигнала 1, который через элементы И 11, и 12 подаетс на , шины 21 и 22 при условии, что на входе элементов И 11 и 12 существуют сигналы Нет блокировки и единичный сигнал триггера 15. Чтение или запис числа в элементы 2 каждой строки производитс через элементы И 5 и 6 соответственно при наличии сигналов на шинах 21 или 22. При этом в режиме чтени число параллельным кодом из триггеров 3 поступает на шины 23 через элемент И 5, В режиме Запись на эти шины подаетс записываемое число, которое поступает на вход . триггера 3. Дл о(5еспечени записи в триггер на его вход С через элемент И 6 поступает сигнал Запись по шине 22 при условии отсутстви сигнала Маска на входе элемента И 6,

При окончании операции записи или чтени в выбранную строку триггер 16 сбрасываетс в О через элемент 1-ШИ-НЕ 15. При этом прекращаетс выдача блокирующего сигнала с логического блока 7 этой строки на другие логические блоки 7 других строк, т.е.. разрешаетс чтение или запись в след тощуьз строку, в логическом блоке которой триггер 16 находитс в единичном состо нии.

Нахождение чисел X + Л X осзш естБл етс в два такта. Вначале нахо

Claims

Формула изобретени

Ассоциативное запоминающее устройство , содержащее матричный накопитель, логические блоки, каждьй из которых

ВНИИПИ Заказ 6687/48

Произв.-полигр. пр-тие, г. Ужгород, ул. Проектна , 4

5

О

0

0

5

0 5

0

10

содержит первьп и второй элементы И, первые входы котррых подключены к пр мому выходу триггера, причем одни из входов и выходы запоминающих элементов каждой строки матричного накопител подключены соответственно к шинам разрешени записи и чтени и к шине результата сравнени , другие входы запоминающих элементов каждого столбца матричного накопител подключены к соответствующим информационной шине, шине маски, о т- ли чающеес тем, что, с целью повьш1ени быстродействи устройства и расширени его функциональных возможностей за счет выполнени в нем дополнительных логических оцера- ций, в каждый логический блок введены третий элемент И, элемент И-НЕ и элемент ИЛИ-НЕ, причем первый вход триггера подключен к шине результата сравнени , второй вход - к шине опроса, вторые входы первого и второго элементов И соединены соответ - ственно с шинами чтени и .записи, выход первого элемента И подключен к шине разрешени чтени и первому входу элемента ИЛИ-НЕ, выход второго элемента И соединен с шиной разрешени записи и вторым входом элемента ИЛИ-НЕ, третий вход элемента ИЛИ- НЕ подключен к шине сброса, выход элемента ИЛИ-НЕ подключен к третьему входу триггера, четвертый вход которого соединен с выходом элемента И-НЕ, инверсный выход триггера подключен к первому входу третьего элемента И, первый вход третьего элемента И подключен к шине формировани массива, вторые входы третьего элемента И и элемента И-НЕ и третьи входы первого и второго элементов И каждого логического блока, кроме первого , подключены к выходу третьего элемента И, предшествующего логического блока, вторые входы третьего элемен- . та И и элемента И-НЕ и третьи входы первого и второго элементов И первого логического блока подключены к шине блокировки обращени , выход третьего элемента И последнего логического блока вл етс индикаторным выходом устройства.

Тираж 543 Подписное