SU900315A1 - Ассоциативное запоминающее устройство - Google Patents
Ассоциативное запоминающее устройство Download PDFInfo
- Publication number
- SU900315A1 SU900315A1 SU802931722A SU2931722A SU900315A1 SU 900315 A1 SU900315 A1 SU 900315A1 SU 802931722 A SU802931722 A SU 802931722A SU 2931722 A SU2931722 A SU 2931722A SU 900315 A1 SU900315 A1 SU 900315A1
- Authority
- SU
- USSR - Soviet Union
- Prior art keywords
- inputs
- elements
- outputs
- logical
- whose
- Prior art date
Links
Landscapes
- Memory System Of A Hierarchy Structure (AREA)
Description
Изобретение относитс к области запоминающих устройств. Известно ассоциативное запоминающее устройство (АЗУ), содержащее запоминающие магнитные элементы и блоки управлени 1. Недостатком этого устройства вл ютс ограниченные функциональные возможности. Наиболее близким техническим решением к изобретению вл етс АЗУ, содержащее строки и столбцы элементо ассоциативной пам ти, каждый из которых содержит запоминающую чейку, блок считывани , блок сравнени , две группы блоков выдачи, три группы вхо ных элементов НЕ, группу элементов И-НЕ дл разрешени выбора строк, ло гические блоки на каждый столбец, со держащие в себе два элемента И-НЕ и элемент НЕ, два элемента И-НЕ дл выбора режима работы, а также входные шины режимов чтени , записи, поиска, информационные и маскирующие шины, шины выбора строки, входные шины считывани слова и шины результата поиска С21. Недостатком этого устройства вл етс невозможность разделени матрицы ассоциативных элементов пам ти на группы и отсутствие тактируемого си(- нала обращени к АЗУ, в результате чего снижаетс надежность устройства. Цель изобретени - повышение надежности устройства. Поставленна цель достигаетс тем, что в АЗУ, содержащее матрицу ассоциативных элементов пам ти, группы элементов И-НЕ, элементы НЕ и элементы И-НЕ, выходы которых подключены ко входам шин выбора строк матрицы ассоциативных элементов пам ти, а выходы элементов И-НЕ группы - ко входам шин считывани , причем первые входы одних из элементов И-НЕ группы соединены со входами элементов НЕ, а первые входы других элементов И-НЕ группы - с выходами элементов НЕ,
390
первые входы элементов И-НЕ, входы элементов НЕ и вторые входы элементов И-НЕ групп вл ютс соответственно адресными, информационными и маскирующими входами устройства, введены логические блоки, элемент ИЛИ-НЕ и элементы И, выходы которых подключены ко входам элемента ИЛИ-НЕ, выход которого соединен со вторыми входами элементов И-НЕ, первые и вторые входы логических блоков подключены соответственно к первым входам элементов И, а выходы - к третьим входам элементов И-НЕ групп, вторые входы элементов И, третьи и четаертые входь логических блоков вл ютс управл ющими входами устройства.
При этом каждый логический блок целесообразно выполнить содержащим элементы И и элемент ИЛИ-НЕ, входы которого подклю14ены соответственно к выходам элементов И, а выход вл етс выходом логического блока, входами которого с первого по четвертый вл ютс соответственно вход пер врго элемента И, первый и второй входы второго и вход третьего элементов И.
.На чертеже изображена структурна рхема предложенного устройства.
Устройство содержит матрицу Т ассоциативных элементов 2 пам ти, элементы И-НЕ 3, группы элементов И-НС и 5, элементы НЕ 6, логические блоки 7 , первый 8 и второй 9 элементы И и элемент ИЛИ-НЕ 10. На чертеже обозначены адресные 11, информационные tZ и маскирующие 13 входы, информационные выходы И и выходы 15 результата опроса, входы чтени 16, записи 17, опроса 18, обращени 19 и выбора 20 ассоциативных элементов пам ти устройства.
Выходы элементов И 8 и 9 подключены ко входам элемента ИЛИ-ИЕ 10, выход которого соединен со вторыми входами элементов И-НЕ 3. Первые и вторые входа логических блоков 7 . подключены соответственно к входам первого В и /второго 9 элементов И, а выходы - к третьим входам элементов И-НЕ и 5 групп.
Входы элементов И 8 и 9, третьи и четвертые входы блоков 7 вл ютс соответственно входами обращени 19., чтени 16, записи 17, опроса 18 и выбора 20 ассоциативных элементов памйти устройства. При этом логический
54
блок 7 выполнен содержащим элементы И 21-23, выходы которых подключены соответственно ко входам элемента ИЛИ-НЕ 24, выход которого вл етс выходом блока 7. Вход первого элемента И 21, первый и второй входы второго 22 и вход третьего 23 элементов И вл ютс соответственно входами с первого по четвертый блока 7.
Устройство работает следующим образом .
Во всех режимах работы (запись, чтение, опрос) сигнал обращени осуществл ет общую синхронизацию работы устройства, поэтому уровень логического О на вход 19 обращени приходит после подачи сигналов информации и маски на входы 12 и 13 и управл ющих сигналов режимов работы. Таким образом, сигнал обращени приходит последним и снимаетс первым. При отсутствии сигнала обращени поле ассоциативной пам ти находитс в состо нии поко , т.е. на всех входах матрицы присутствует уровень логической 1. В работе устройства активным считаетс уровень логического 0
В режиме чтени уровень логического О на входах чтени 16 и обращени 19 разрешает выбор адреса строки матрицы 1 ассоциативных элементов пам ти. Композици значений на входах логических блоков 7 (логическа Ч на входах опроса 18 и записи 17) такова, что с выходов этих блоков 7 поступает уровень логического О, который запрещает прохождение сигналов информации и маски и обеспечивает уровень логической 1 на информационных и маскирующих входах матри1|ы 1.
В режиме записи уровень логического О на входах записи 17 и обращени 19, так же как при чтении, разрешает выбор адреса строки.
Однако запись в любую группу или несколько групп ассоциативных элементов пам ти по одной или нескольким выбранным строкам матрицы 1 осуществл етс подачей сигнала логического О по соответствующему входу 20. Приэтом по входу 17 записи подаетс сигнал логического О на первые входы элементов И 22, а на вторые входы - сигнал логической 1 со входа 18 опроса, так как одновременно не могут быть установлены два режима работы устройства. На
59
входы элементов И 21 поступает сигнал логического О со входа 19. При этом на выходах элементов И 2123 выбранного блока 7 установ тс сигналы логического О, а на выходе элемента ИЛИ-НЕ 2k - сигнал логической 1, который подаетс на третьи входы элементов И 4 и 5 групп соответствующей выбранным ассоциативным элементам пам ти матрицы 1, и разрешает запись информации в выбранные элементы 2.
На входе 20 не выбранного блока 7 присутствует сигнал логической 1, и с выхода элемента ИЛИ-НЕ 2 этого блока 7 снимаетс сигнал логического О, который блокирует информационные 12 и маскирующие 13 входы, ссютветствующие не выбранным ассоциативным элементам 2 пам ти матрицы 1, исключа таким образом ложную запись информации.
8опросе чтени комбинаци сигналов логических 1 на входах 16 и 17 блокирует выбор по входам 11. Выбор ассоциативных элементов 2 пам ти матрицы 1 дл считывани из них информации происходит так же,как в режиме записи.
Технико-экономическое преииув1ество предложенного устройства заключаетс в его более широких, по сравнению с известным, функциональных возможност х за счет выполнени в нем логических операций, обеспечиваемых путем возможного разделени матрицы на группы ассоциативных элементов пам ти и введени тактируемого сигнала обращени к устройству.
Claims (2)
1. Ассоциативное запоминающее устройство , содержащее матрицу ассоциативных элементов пам ти, группы ; лементов И-НЕ, элементы НЕ и элементы
56
И-НЕ, выходы которых подключены ко входам шин выбора строк матрицы ассоциативных элементов пам ти, и выходы элементов И-НЕ группы - ко входам шин считывани , причем первые входы одних их элементов И-Н1 группы соединены со входами элементов НЕ, а первые входы других элементов И-НЕ группы с выходами элементов НЕ, первые входы элементов И-НЕ, входы элементов НЕ и вторые входы элементов И-НЕ групп вл ютс соответственно адресными, информационными и маскирующими входами устройства, отличающеес тем, что, с целью повышени надежности устройства, оно содержит логические блоки, элемент ИЛИ-НЕ и элемент И, выходы которых подключены ко входам элемента ИЛИ-НЕ, выход которого соединен со вторыми входами элементов И-НЕ, первые и вторые входы логических блоков подключены соответственно к первым входам элементов И, а выходы - к третьим входам элементов И-НЕ групп, вторые входы элементов И, третьи и четвёртые входы логических блоков вл ютс управл ющими входами устройства.
2. Устройство по п, 1, о т л и чающеес тем, что каждый логический блок содержит элементы И и элемент И/Ж-НЕ, входы которого подкхточены соответственно .к выходам элементов И, а выход вл етс выходом логического блока, входами которого с первого по четвертый вл ютс соответственно вход первого элемента И, первый и второй входы второго и вход третьего элементов И.
Источники информации, прин тые во внимание при экспертизе
1.За вка Японии tf 52-7903, кл 97(7)С, опублик. 19752 .Авторское свидетельство СССР по за вке 28Г П9/18-2,
кл. СП С 15/00, 1979 (прототип).
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU802931722A SU900315A1 (ru) | 1980-05-28 | 1980-05-28 | Ассоциативное запоминающее устройство |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU802931722A SU900315A1 (ru) | 1980-05-28 | 1980-05-28 | Ассоциативное запоминающее устройство |
Publications (1)
Publication Number | Publication Date |
---|---|
SU900315A1 true SU900315A1 (ru) | 1982-01-23 |
Family
ID=20898541
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
SU802931722A SU900315A1 (ru) | 1980-05-28 | 1980-05-28 | Ассоциативное запоминающее устройство |
Country Status (1)
Country | Link |
---|---|
SU (1) | SU900315A1 (ru) |
-
1980
- 1980-05-28 SU SU802931722A patent/SU900315A1/ru active
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US4670858A (en) | High storage capacity associative memory | |
EP0241671A2 (en) | Register providing simultaneous reading and writing to multiple ports | |
CA1197626A (en) | Least recently used resolver network | |
JP2008293567A (ja) | 不揮発性記憶装置、不揮発性記憶システムおよび不揮発性記憶装置の制御方法 | |
KR960006272B1 (ko) | 반도체 메모리장치의 플레시라이트 회로 | |
US9208856B2 (en) | Multiport memory with matching address control | |
IE53486B1 (en) | Memory | |
GB1486032A (en) | Associative data storage array | |
SU900315A1 (ru) | Ассоциативное запоминающее устройство | |
US3548386A (en) | Associative memory | |
GB1119428A (en) | Memory system | |
US3434112A (en) | Computer system employing elementary operation memory | |
JP3872922B2 (ja) | 半導体記憶装置及びメモリ混載ロジックlsi | |
US6003111A (en) | Bank state tracking method and device | |
US9281045B1 (en) | Refresh hidden eDRAM memory | |
GB1278664A (en) | An associative memory | |
JPH05113929A (ja) | マイクロコンピユータ | |
SU746488A1 (ru) | Устройство дл сопр жени | |
JP2590701B2 (ja) | 半導体記憶装置 | |
SU1241255A1 (ru) | Устройство дл выбора вариантов распределени мест между исполнител ми | |
SU1509910A1 (ru) | Устройство дл защиты пам ти | |
KR900008638B1 (ko) | 집적회로 | |
SU1179351A1 (ru) | Устройство дл сопр жени электронно-вычислительной машины с периферийными устройствами | |
SU1718274A1 (ru) | Ассоциативное запоминающее устройство | |
SU760187A1 (ru) | Ассоциативное запоминающее устройство 1 |