SU746488A1 - Устройство дл сопр жени - Google Patents

Description

(54) УСТРОЙСТВО ДЛЯ СОПРЯЖЕНИЯ

1

Изобретение относитс  к области . вычислительной техники и может быть использовано дл  согласовани  скоростей обмена данными.

Известны устройства дл  сопр жени  Щ , содержащие пам ть на сдвиговых регистрах, коммутаторы, распределители , регистры, сумматор, схемы сравнени  и узел управлени  и выполн ющие функции согласовани  скоростей передачи данных.

Однако такие устройства сложны, кроме того, невозможно использовать в качестве запоминающих злементов стандартные интегральные модули-пам ти ,

Наиболее близким к изобретению по технической сущности  вл етс  .устройство дл  сопр жени  2 , содержащее пам ть, кольцевой маркерный регистр, соединенный выходами с соответствующими входами дешифратора, перва  и втора  группа выходов которого подключены соответственно к первой и второй группам управл ющих входов пам ти, информационные вхсды и выходы которой  вл ютс  соответствующими информационными входами и выходами устройства,и элемент И, соединенный входами с соответствующими

выходами первой группы дешифратора, а выходом - с первым управл ющим выходом устройства.

Недостаток этого устройства сос5 тоит в низком быстродействии из-за того, что считывание очередного слова из пам ти не может производитс  сразу по синхроимпульсу вывода , а только через некоторое врем  пос10 ле поступлени  очередного импульса синхронизации, который тактирует запись. При этом скорость чтени  ин .формации не может быть выше частоты записи.

15 Кроме того, ограничение на тип запоминающих элементов, на которых может строитс  пам ть, выражающеес  в невозможности использовать стандартные дешёвые интегральные элемен20 ты пам ти с произвольной выборкой, сужает область применени  устройства.

Целью изобретени   вл етс  повышение быстродействи  устройства.

Поставленна  цель достигаетс  тем,

25 что в предложенное устройство введены два счетчика, ко мутаторы по числу адресных входов пам ти и элемент ИЛИ, Выход каждого коммутатора подключен к соответствующему адресному входу

30 пам ти, первые и вторые входы комму- таторов соед1Инены соответственно с выходами первого и второго счетчиков выходы переполнени  которых подключе ны соответственно к первому и второму управл ющим входам кольцевого мар керного регистра, а входы соответственно .к первому и второму управл ю щим входам устройства. Выходы второй группы выходов дешифратора подключены к. соответствующим входам элемента ИЛИ, выход которого йвл етс  вторым управл ющим выходом Ьтройства, Кром того, пам ть содержит п элемейтов ИЛ и матрицу иэ п строк и К столбцов:э,з . поминающих М-раэр дных элементов, тф чем информационные выход и вход запо минающего элемента i-той строки (i, подключейм соответственно через элемент ИЛИ к i-му выходу и ду пам ти, адресные, первый и второй входы запоминающего элемента J-ro столбца (,K) подключены соответственно к --ым адресному и управл ющим входам из первой и вторЪЙ группы управл ющих входов пам ти. На чертеже представлена структурна  схема устройства. Оно содержит пам ть 1,дешифратор 2,кольцевой маркерный регистр 3,комму таторы 4/ первый счетчик 5, второй счетчик б, элемент И 7, и элементы ИЛИ 8, группу 9 адрусных шин пам ти 1, первую группу 10 выходов дешифратора (подготовка зиписи), вторую группу 11 выходов дешифратора (подготовка чтени ), груп пу 12 адресных шин счетчика 5, группу 13 адресных шин счетчика б, первый 14 управл ющий вход устройства (стробирование записи), второй 15 управл ющий вход устройства {стробирование чтени ), выход 16 переполнени  счётчика 5 (сдвиг по записи), выход 17 переполнени  счетчика б (сдвиг по чтению), первый управл ющий выход 18 устройства (блокирование источника), информационные входы 19 и выходы 20 устройства и второй управ л ющий вход 21 устройства. Пам ть 1 содержит матрицу ддно типНИХ запоминающих модулей с произвольной выборкой (например Мх.1 бит со встроенными дешифраторами) In , . , и п элементов ИЛИ, обоз наченные 1, - In Дешифратор 2 содержит две группы логических трехвходовых элементов И и предназначен дл  дешифрации поло .жени  двух границ между группой нуи группой единиц. наход щих с  в регистре 3, а также дл  переключени  коммутаторов и запоминающих модулей с режима запись на режим чтение , Управл ющий вход кольцевого маркерного регистра 3 соединен с выходом 16 переполнени  счетчика 5, служит дл  занесени  единицы справа от границы 1 -О, а управл ющий вход, соединенный с выходом 17 переполнени .счетчика б, - дл  занесени  нул  справа от границы в регистре 3. Устройство работает следующим образом , В исходном сост о нии все разр ды регистра 3 устанавливают в О, за исключением какого-либо одного. При этом комбинаци  подр д расположенных в регистре одной единицы и двух нулей дешифрируетс  соответствующим трехвходовым элементом И дешифратора 2 как сигнал подготовки записи (например, на выходе 10 ,-3 ) в  чейки запо1«1инающих модулей 1з :i .j третьего столбца пам ти 1, Этот же сигнал подключает к адресн.ым входам этих модулей выходсчетчика 5. Первое слово, поступающее по информационному входу 19 и стробируемое синхроимпульсом записи по управл ющему входу 14, заноситс  в .первую  чейку выбранных модулей, Переключаемый этим же Синхроноимпульсом в следующее состо ние счетчик 5 подготавливает занесение второго входного слова во вторую  чейку и т.д. до заполнени  все.х М  чеек запоминающих модулей третьего столбца, . . . В момент, когда модули окажутс  заполненными, счетчик 5 переполнитс  и окажетс  в нулев ом состо нии, а сигнал его переполнени  с выхода 16 поступит в регистр 3, вызовет занесение еще одной единицы в следующий справа разр д от единицы, находившейс  тампервоначально, ТаКИМ образом, в регистре 3 будут находитьс  две подр д расположенные единицы. Комбинаци  вновь записанной .единицы и двух следующих за ней нулей дешифрируетс  другим трехвхЬдовым элементом И дешифратора 2 как сигнал подготовки записи по выходу 10 в модули четвертого столбца пам ти 1. „ ... X Так как сигнал, подготавливающий запись, перешел с выхода 10 на выход 10 дешифратора 2, выход счетчика 5 подключаетс  к адресным входам модулей четвертой строки через коммутатор 4 и вновь поступающие на информационный вход 19 слова будут последовательно записыватьс  в  чейки этих модулей до очередного переполнени  счетчика 5 и переключени  сигнала на выходах первой группы 10 дешифратора 2, Запись информации в другие соседние модули происходит аналогично. Сразу после заполнени  модулей третьего столбца подр д расположенные в регистре 3 один нуль и две единицы дешифриЕ)уютс  соответствующим трехвходовым элементом И дешифратора 2 на третьем выходе второй группы выходов 11J как сигнал подготонки чтени  из этих модулей. Так как счетчик 6 адресов чтени  находитс  в нулевом сост.о нии, первое слово будет считыватьс  в приемник информации по первому адресу модулей третьего столбца, а каждый синхроимпульс чтени , поступающий из приемника по второму управл ющему входу 15, подготавливает адрес очередной  чейки этих модулей до момента считывани  всех слов переполнени  счетчика 6,

Импульс переполнени  счетчика б с выхода 17 поступает на вход регистра 3 и записывает нуль справа от группы нулей на место первоначально находившейс  там единицы . Расположенные в этом регистре подр д нуль и две единицы дишифрируютс -дешифратором 2 как сигнал подготовки чтени  из ранее заполненных модулей четвертой строки аналогично описанному выше.

Дл  более надежной работы устройства при полном заполнении пам ти элемент И 7 вырабатывает сигнал, выдаваемый на первый управл ющий вьзхсд 15. и служащий дл  блокировки ввода информации со стороны источника.

Дл  исключени  потерь информации чтение пам ти 1 осуществл етс  только при наличии на втором управл ющем выходе 21 сигнала, который вырабатываетс  элементом ИЛИ 8,

Таким образом, устройство позвол ет осуществить независимые запись и чтение информации из пам ти, что повышает его быстродействие.

Кроме того, объем пам ти устройства может быть достаточно просто измен тьс  без изменени  его структуры путем исключени  или добавлени  запоминающих модулей вместе с соответствующим .коммутатором, частью дешифратора и частью кольцевого маркерного регистра.

Claims (1)

1. Устройство дл  сопр жени , содержащее пам ть, кольцевой маркерный регистр, соединенный выходамис соответствующими входами дешифратора, перва  и втора  группа выходов которого подключены соответственно к первой и второй группе управл ющих входов пам ти, информационные входы и выходы которой  вл ютс  соответствующиIvlи информационными вxoдa 5и и выходами устройства, и элемент И, соединенный входами с соответствующими выходами первой группы дешифратора, а выходом - с первым управл ющим выходом устройства, отличают ее с   тем, что, с целью повышени  быстродействи  устройства, в него введены два счетчика, коммутаторы по числу адресных входов пгии ти и элемент ИЛИ, причем выход каждого коммутатора подключен к соответствующему

5 адресному входу пам ти,, первые и вторые входы коммутаторов соединены соответственно с выходами первого и второго счетчиков, выходы переполнени  которых подключены соответствен0 но к первсму и второму управл ющим входам кольцевого маркерного регистра , а входы - соответственно к первому и второму управл ющим входам устройства , выходы второй группы выхо5 дов дешифратора подключены к соответствующим входам элемента ИЛИ, выход которого  вл етс  вторым управл ющим выходом устройства,

2, Устройство по п,1, отли 0 ч аю ще ес  тем, что пам ть содержит п элементов ИЛИ и матрицу из п строк и К столбцов запоминающих М-разр дных элементов, причем информационные выход и вход за помин ающего

5 элемента i-истроки (,n) подключены соответственно через i-й элемент ИЛИ к х-му выходу и 1-му входу пам ти , адресные, первый и второй входы запоминающего элемента j-ro столбца

Q (,K) подключены соответственно к j-Ым адресному и управл ющим входам из первой и второй групп управл ющих входов пам ти.

Источники информации, прин тые во внимание при экспертизе

1,Авторское свидетельство СССР по за вке 2166167/18-24, кл, G 06 F 3/04, 1975,

2,Авторское свидетельство СССР

№ 488202, кл, G 06 F 3/04, 1973 (прототип ) ,