JPH0642313B2 - 半導体メモリ - Google Patents

半導体メモリ

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JPH0642313B2
JPH0642313B2 JP60288729A JP28872985A JPH0642313B2 JP H0642313 B2 JPH0642313 B2 JP H0642313B2 JP 60288729 A JP60288729 A JP 60288729A JP 28872985 A JP28872985 A JP 28872985A JP H0642313 B2 JPH0642313 B2 JP H0642313B2
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    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
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    • G—PHYSICS
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    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1015—Read-write modes for single port memories, i.e. having either a random port or a serial port
    • G11C7/103—Read-write modes for single port memories, i.e. having either a random port or a serial port using serially addressed read-write data registers

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Description

【発明の詳細な説明】 （技術分野） 本考案は半導体メモリに関し、とくに外部からアドレス
をうけることなくデータの読み出しもしくは書き込みが
可能なメモリに関する。
（従来技術） 多くの種類のメモリが、使用目的、用途に応じて生産さ
れ、使いわけられている。その中で、音声や画像等多量
のデータを取り扱うシステムにおいては、大容量のメモ
リが使用される。この種のメモリは差程高速性が要求さ
れず、かわりに使い易さと低コストが要求される。従っ
て、シリアル入力／シリアル出力のタイプのメモリが主
に使用されており、低コスト化のために外部接続ピン数
を極力減らす工夫がなされている。その一つとして、ア
ドレス端子を減らすことが提案され実施されている。先
に述べたように大容量のメモリは非常に広いアドレス空
間を有しており、そのために長いアドレスビット長を要
し、一般に知られているようなアドレスアクセス方式を
採用すると非常に多くのアドレス端子が必要となる。例
えば、３２０本のワード線と７００本のビット線（もし
くはビット線対）からなる２２４Ｋビット容量のメモリ
を作る場合、１８本のアドレス端子が要る。一方、音声
データや画像データはランダムアクセスではなく、規則
的に順次シーケンスシャルにアクセルされるのが普通
で、アドレスは規則的に更新される。よって、メモリ内
部にカウンタを設けておけば、そのインクリメントもし
くはデクリメントによってアドレスを発生させ、ワード
線単位もしくはディジット線単位で並列にビットデータ
を読み出し、これを順次シリアルに出力するようにすれ
ば、アドレス端子は不要となる。
かかる方式を採用したメモリのブロック図を第１図に示
す。同図はｍ×ｎビット容量のメモリを示しており、ｍ
本のワード線とｎ本のビット線のマトリクス交点に夫々
記憶セルが配置されたメモリセルアレイ１と、センスア
ンプ２と、行デコーダ３と、ｎビットデータレジスタ４
とｎビットシフトレジスタ５とを含む。行デコーダ３は
外部から与えられるクロック信号（図示せず）に応答し
て、ワード線を順次選択する信号を作り、これによって
各ワード線に接続されているｎビットのセルから並列に
データが読み出され、レジスタ４にセットされる。レジ
スタ４にセットされたデータはシフトクロックＣＫに応
答して１ビットずつ入出力ピン６を介して外部に読み出
される。勿論行デコーダ３を駆動するクロックよりもシ
フトクロックＣＫの方が高い周波数を有している。な
お、入出力ピン６から直列に入力されるｎビットのデー
タは一旦レジスタ４にセットされその後選択されたワー
ド線に接続されているｎ個のセルに並列に書き込まれ
る。
第２図は第１図のデータレジスタ４とシフトレジスタ５
との詳細な回路図である。データレジスタ４はｎ個のレ
ジスタＤ0乃至Ｄn-1を有し、夫々は対応するディジット
線に接続されている。さらに各データレジスタＤ0…Ｄ
n-1はスイッチングトランジスタＱ0，Ｑ0′，Ｑ1，
Ｑ1′，…Ｑn-1，Ｑ′n-1を介して内部Ｉ／Ｏバス７に
接続されている。なお、ここではセルのデータを真補出
力として取り出す例を示しているので、Ｉ／Ｏバスは真
信号用と補信号用との２本が用意されており、またスイ
ッチングトランジスタも各レジスタに２個対で用意され
ている。シフトレジスタ５は直列に接続されたｎ個のシ
フト段Ｓ0乃至Ｓn-1をデータレジスタと対応して有し、
シフトクロックＣＫに応答して１ビットずつデータをシ
フトする。シフトレジスタからの各出力はトランジスフ
ァーゲートＧ0乃至Ｇn-1の各ゲートに供給される。トラ
ンスファーゲートの入力端は外部から与えられる信号φ
をうけ、シフトレジスタからのシフト出力に同期して選
択信号φT0乃至φTn-1を夫々時系列に対応するレジスタ
Ｄ0乃至Ｄn-1の各スイッチングトランジスタのゲートに
与える。この結果、第３図に示すタイムチャートのよう
な動作が得られる。なお、第３図中、φINは外部から与
えられる同期信号で、メモリはこのφINを反転した信号
をφとして使っている。
以上説明したように、この種のメモリは多ビットのアド
レスを外部からうける必要がないので、低コストで製造
することができ、かつ使い易いという利点がある反面、
メモリの外部からはどのメモリセルがアクセスされてい
るのか、すなわち読み出されているもしくは書き込まれ
ているデータが何番地のセルのものであるかを知ること
ができないという欠点がある。一般にこの種のメモリで
は、データレジスタ４にセットしたデータを全て読み出
した後、このレジスタ４に保持されているデータを元の
セルに書き戻す必要がある。この操作はリフレッシュと
共用することができるが、一般にはリフレッシュとは独
立に行なわれる。そしてこの操作はメモリデータの保守
のために必要とされるものである。しかしながら、この
メモリを使用する者にとっては１ワード分のデータ（例
えば７００ビット）の読み出しがいつ終了するかをメモ
リ外部から知ることができないので、上記再書込みのタ
イミング（すなわち再書込用のパルスをいつメモリを供
給するかのタイミング）をチェックするのに非常に苦労
していた。例えば、従来はワード選択用信号を作成する
行デコーダに外部から供給するクロックパルスの数を、
メモリの外部に用意したカウンタで計数して現在アクセ
スされているビットの位置を検出し、それによって上記
再書込みのタイミングをチェックしていた。このため、
メモリの外部に付加される部品点数が多くなりシステム
の設計が複雑化するとともに、必然的にコスト高を招く
という大きな欠点があった。しかも、仮に外部でチェッ
クしたとしても、外部で検出されたタイミングと実際に
メモリ内でのタイミングとが必ず一致しているとは限ら
ず、信号線の長さの違いやメモリの製造条件に依存する
特性のバラツキによりタイミングずれがあることを否め
ない。とくに、１ワード線（もしくは１ディジット線）
当りのセル数が増加するにつれ、この問題は顕著になる
ことが予測される。
（発明の目的） 本発明の目的は内部の動作タイミングを確実にかつ容易
に把握できるメモリを提供することにある。
本発明の他の目的は、データレジスタの内容をセルに再
書込みするタイミングを簡単に検出することができる。
それによってメモリデータの保守を確実なものとなすこ
とができるメモリを提供することにある。
（発明の構成） 本発明の半導体メモリは、複数個のレジスタを有するデ
ータレジスタと、前記複数個のレジスタにそれぞれ対応
する複数の選択信号を内部で発生する手段と、前記複数
の選択信号のうち活性化レジスタをとっている選択信号
に対応する前記データレジスタのうちのレジスタをデー
タ読み出しあるいは書き込みバスに接続する接続手段
と、前記複数の選択信号の中の所定の選択信号を受け当
該所定の選択信号が前記活性化レベルをとったことを検
出する検出回路と、この検出回路の出力を取り出すため
の出力回路とを有することを特徴とする。
本発明の一実施態様によれば、ワード単位（もしくはデ
ィジット単位）で並列にアクセスされる複数のビットを
ビットシリアルに読み出すメモリにおいて、前記複数の
ビットのうち特定のビットもしくは任意のビットが読み
出されるタイミングを検出する手段を設け、その検出信
号をメモリチップの外へ出力できるようにしたメモリが
得られる。
（発明の効果） 本発明によれば、メモリ内部でアクセスされている特定
のビット（もしくは任意のビット）の動作タイミングを
内部で検出するができ、従って実際の動作シーケンス通
りのタイミングをメモリ外部にて、複雑な付加部品を要
することなく確実にかつ容易に認識することができる。
とくに本発明によれば、メモリに対して外部からアドレ
スを供給することなく、内部にて作成されるアドレスを
容易にかつ正確に知ることができるので、前述した再書
込みはもとよりビットアクセスタイミングが必要なそれ
以外のメモリ制御に対してもその制御性を非常に容易な
ものとすることができる。
（実施例の説明） 本発明の一実施例を図面を参照して以下に説明する。
第４図はタイミング検出回路の一実施例の回路図であ
る。このタイミング検出回路は第１図のメモリに適用さ
れ得る。とくに、同回路は第１図のメモリ内のシフトレ
ジスタ５の出力信号（すなわちデータレジスタ選択信
号）を入力にうけるようにメモリ内に配置される。
いま、ｘビット目のデータレジスタの選択信号（シフト
レジスタからの伝搬信号）をφTX、シリアル転送中は低
レベルを保ち、シリアル転送終了後に活性化される信号
をφPとすると、第４図に示す回路の入力には夫々φTX
およびφPが供給される。図中Ｑ1，Ｑ2，Ｑ3にＮチャン
ネル絶縁ゲート型電解効果トランジスタ（以下、ＭＯＳ
Ｔという）である。ゲートにそれぞれφTX，φPをうけ
るＭＯＳＴ Ｑ1，Ｑ2の縦続接続により形成されるイン
バータの出力接点Ｎにゲートが接続されたＭＯＳＴ Ｑ
3のソースを接地電位、ドレインをメモリチップ上にも
うけられるボンディングパッドに接続する。また、ボン
ディングパッド１０はボンディングワイヤ１１を介して
外部出力ピン（端子）φAに接続される。このピンには
電源電圧ＶCCに接続されたプルアップ抵抗Ｒが接続され
る。いま、抵抗ＲをＭＯＳＴ Ｑ3をオン抵抗にくらべ
十分大なる値のものを選ぶと、出力ピンφAの電圧波形
は第５図に示すように変化する。すなわち、データレジ
スタ４にデータがセットされ、これがシリアルに外部ピ
ン６から読み出される以前にφPが高レベルとなる。こ
の時φTXは低レベルなのでＭＯＳＴ Ｑ1は非導通状
態、ＭＯＳＴ Ｑ2は導通状態となり接点Ｎは低レベル
におさえられ、ＭＯＳＴ Ｑ3は非導通状態となる。よ
って出力ピンφAはプルアップ抵抗Ｒにより電源電位と
なる。すなわち、φPはプリチャージのためのクロック
として用いられる。シリアルデータ読み出しが開始され
ると、ｘ番地（１ワード中のｘビット目）のデータレジ
スタを選択する信号φTXが活性化すると、その時ＭＯＳ
Ｔ Ｑ1が導通状態となりＭＯＳＴ Ｑ1を通じて接点Ｎ
が（電源電位−ＭＯＳＴ閾値電圧(VT)にまで充電され、
ＭＯＳＴ Ｑ3が導通状態となる。なおこの時はＱ2はオ
フ状態にある。これにより出力ピンφAの電位はプルア
ップ抵抗ＲとＭＯＳＴ Ｑ3のオン抵抗との抵抗比によ
ってきまる電位Ｖxまで低下する。この状態は、シリア
ル読み出し終了後φPが立ち上がるまで持続される。
この様子を第５図に示す。よって、例えば外部にて出力
ピンφAにＣＭＯＳインバータのゲートを接続しておく
ことにより、ｘビット目のデータが実際に読み出される
タイミングを検出することができ、特定番地のアドレス
情報を容易に認識することができる。従って、シリアル
アクセスメモリを用いたシステムの制御を著しく簡略化
することが可能となる。
第６図に本発明の検出回路の他の実施例を示す。ＭＯＳ
Ｔ Ｑ4〜Ｑ13で構成されたバッファ回路はデータレジ
スタ選択信号φTXをラッチする機能を持つ。第７図に第
６図の検出回路を説明するためのタイムチャート図を示
す。出力接点Ｎ4はφTXが高レベルに遷移することによ
り立ち上がり、φPの立ち上がり点まで高レベルを持続
する。従って、第４図と同様の効果がえられる。
第８図にアドレス信号発生方式が第１図と異なるシリア
ルアクセスメモリのブロック図を示す。第１図に示した
シリアルアクセスメモリでは、シフトレジスタの伝搬信
号を利用してデータレジスタ選択信号を発生しているの
に対し、第８図では外部制御クロックφINに同期して発
生する信号φを駆動信号とするカウンタ１２の出力信号
を列デコーダ１１により変換し、デコーダ出力と信号φ
との論理によりデータレジスタ選択信号が発生される。
他の動作は前述のシリアルアクセスメモリと同様で、第
９図に示すように列デコーダからの選択信号φTX（Ｘ＝
0〜n-1）によりデータレジスタの各々のステージが順次
選択され、入出力ピン６を介して読み出し、書き込みが
行なわれる。よって第４図、第６図に示した出力回路
は、この第８図のメモリにも適用可能である。
以上述べたように、本発明ではメモリ制御信号の計数を
外部にて行なうことなく、特定の読み出し書き込み番地
のアドレス情報を容易に得ることが可能となりシリアル
アクセスメモリを用いたシステムを著しく簡略化するこ
とができる。
さらに、第４図もしくは第６図の回路に任意の選択信号
を供給してもよいし、あるいは複数の検出回路を並列に
設けることによって各検出信号の組み合わせで、任意の
アドレスを知るようにすることもできる。
【図面の簡単な説明】
第１図はシリアルアクセスメモリのブロック図、第２図
はｎビットデータレジスタとｎビットシフトレジスタの
回路構成図、第３図は第１図で示したシリアルアクセス
メモリの動作を説明するためのタイムチャート図、第４
図は、本発明の一実施例の回路図、第５図は第４図に示
した回路動作を説明するめのタイムチャート図、第６図
は本発明の他の実施例の回路図、第７図はそのタイムチ
ャート図、第８図はシリアルアクセスメモリの他の構成
ブロック図、第９図はその要部回路構成図をそれぞれ示
す。 Ｑ1，Ｑ2，Ｑ3……Ｑ13……ＭＯＳトランジスタ、Ｒ…
…抵抗、Ｃ……コンデンサ、ＶCC……電源電位、ＧＮＤ
……接地電位、１……メモリセルアレイ、２……センス
アンプ、３……行デコーダ、４……データレジスタ、５
……シフトレジスタ、６……入出力ピン、１１……列デ
コーダ、１２……列カウンタ。

Claims (1)

    【特許請求の範囲】
  1. 【請求項１】複数個のレジスタを有するデータレジスタ
    と、前記複数個のレジスタにそれぞれ対応する複数の選
    択信号を内部で発生する手段と、前記複数の選択信号の
    うち活性化レベルをとっている選択信号に対応する前記
    データレジスタのうちのレジスタをデータ読み出しある
    いは書き込みバスに接続する接続手段と、前記複数の選
    択信号の中の所定の選択信号を受け当該所定の選択信号
    が前記活性化レベルをとったことを検出する検出回路
    と、この検出回路の出力を取り出すための出力回路とを
    有することを特徴とする半導体メモリ。
JP60288729A 1985-12-20 1985-12-20 半導体メモリ Expired - Lifetime JPH0642313B2 (ja)

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JP60288729A JPH0642313B2 (ja) 1985-12-20 1985-12-20 半導体メモリ
EP86117730A EP0233363B1 (en) 1985-12-20 1986-12-19 Semiconductor memory device having serially addressing scheme
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JPS62146481A JPS62146481A (ja) 1987-06-30
JPH0642313B2 true JPH0642313B2 (ja) 1994-06-01

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ID=17733928

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DE (1) DE3685576T2 (ja)

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