RU2758188C1 - Логический модуль - Google Patents
Логический модуль Download PDFInfo
- Publication number
- RU2758188C1 RU2758188C1 RU2020131869A RU2020131869A RU2758188C1 RU 2758188 C1 RU2758188 C1 RU 2758188C1 RU 2020131869 A RU2020131869 A RU 2020131869A RU 2020131869 A RU2020131869 A RU 2020131869A RU 2758188 C1 RU2758188 C1 RU 2758188C1
- Authority
- RU
- Russia
- Prior art keywords
- inputs
- majority
- input
- output
- elements
- Prior art date
Links
Images
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
- G06F7/57—Arithmetic logic units [ALU], i.e. arrangements or devices for performing two or more of the operations covered by groups G06F7/483 – G06F7/556 or for performing logical operations
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Theoretical Computer Science (AREA)
- Computational Mathematics (AREA)
- Computing Systems (AREA)
- Mathematical Analysis (AREA)
- Mathematical Optimization (AREA)
- Pure & Applied Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- Logic Circuits (AREA)
Abstract
Изобретение относится к области вычислительной техники. Техническим результатом изобретения является обеспечение реализации простых симметричных булевых функций. Раскрыт логический модуль, предназначенный для реализации простых симметричных булевых функций, содержащий четыре мажоритарных элемента, причем второй и третий входы второго мажоритарного элемента соединены соответственно с выходом первого мажоритарного элемента и третьим информационным входом логического модуля, первый, второй информационные и первый настроечный входы которого подключены соответственно к второму, третьему и первому входам первого мажоритарного элемента, при хтом в него дополнительно введены два мажоритарных элемента, второй, третий входы j-го и второй вход третьего мажоритарных элементов соединены соответственно с выходами (j-1)-го, (j-3)-го мажоритарных элементов и выходом второго мажоритарного элемента, а первый, второй, третий входы четвертого мажоритарного элемента и третий вход третьего, первый вход пятого мажоритарных элементов подключены соответственно к первому, второму, третьему и четвертому информационным входам логического модуля, первый, второй, третий настроечные входы и выход которого соединены соответственно с первыми входами второго, третьего, первым входом и выходом шестого мажоритарных элементов. 1 ил.
Description
Изобретение относится к вычислительной технике и может быть использовано для построения средств автоматики, функциональных узлов систем управления и др.
Известны логические модули (см., например, патент РФ 2249844, кл. G06F 7/38, 2005 г.), которые могут быть настроены на реализацию любой из простых симметричных булевых функций τ0,5×(n+1)-1, τ0,5×(n+1), τ0,5×(n+1)+1, зависящих от n аргументов - входных двоичных сигналов x1, …, xn ∈{0,1}, при n=3.
К причине, препятствующей достижению указанного ниже технического результата при использовании известных логических модулей, относятся ограниченные функциональные возможности и неоднородность аппаратурного состава, обусловленные соответственно тем, что не выполняется реализация любой из функций τ0,5×(n+1)-1, τ0,5×(n+1), τ0,5×(n+1)+1 при n=5 и, в частности, упомянутый аналог содержит логические элементы трех типов (элементы И, ИЛИ, мажоритарные элементы).
Наиболее близким устройством того же назначения к заявленному изобретению по совокупности признаков является принятый за прототип логический модуль (патент РФ 2542920, кл. G06F 7/57, 2015 г.), который содержит четыре мажоритарных элемента и может быть настроен на реализацию любой из простых симметричных булевых функций τ0,5×(n+1)-1, τ0,5×(n+1), τ0,5×(n+1)+1, зависящих от n аргументов - входных двоичных сигналов х1, …,хn ∈ {0,1}, при n=3.
К причине, препятствующей достижению указанного ниже технического результата при использовании прототипа, относятся ограниченные функциональные возможности, обусловленные тем, что не выполняется реализация любой из функций τ0,5×(n+1)-1, τ0,5×(n+1), τ0,5×(n+1)+1 при n=5.
Техническим результатом изобретения является расширение функциональных возможностей за счет обеспечения реализации любой из простых симметричных булевых функций τ0,5×(n+1)-1, τ0,5×(n+1), τ0,5×(n+1)+1, зависящих от n аргументов - входных двоичных сигналов х1, …, хn ∈ {0,1}, при n=5 с помощью настроечного множества {0,1,х5} при сохранении элементного базиса прототипа.
Указанный технический результат при осуществлении изобретения достигается тем, что в логическом модуле, содержащем четыре мажоритарных элемента, второй и третий входы второго мажоритарного элемента соединены соответственно с выходом первого мажоритарного элемента и третьим информационным входом логического модуля, первый, второй информационные и первый настроечный входы которого подключены соответственно к второму, третьему и первому входам первого мажоритарного элемента, особенность заключается в том, что в него дополнительно введены два мажоритарных элемента, второй, третий входы j-го и второй вход третьего мажоритарных элементов соединены соответственно с выходами (j-1)-го, (j-3)-го мажоритарных элементов и выходом второго мажоритарного элемента, а первый, второй, третий входы четвертого мажоритарного элемента и третий вход третьего, первый вход пятого мажоритарных элементов подключены соответственно к первому, второму, третьему и четвертому информационным входам логического модуля, первый, второй, третий настроечные входы и выход которого соединены соответственно с первыми входами второго, третьего, первым входом и выходом шестого мажоритарных элементов.
На чертеже представлена схема предлагаемого логического модуля.
Логический модуль содержит мажоритарные элементы 11, …, 16, причем второй, третий входы элемента 1j и выход элемента 1j-4 соединены соответственно с выходами элементов 1j-1, 1j-3 и вторым входом элемента 1j-3, а второй вход элемента 11, первый вход элемента 15, i-й вход элемента 14, третий вход элемента 1i и выход элемента 16 подключены соответственно к первому, четвертому, i-му, (i+1)-му информационным входам и выходу логического модуля, первый и второй, третий настроечные входы которого соединены соответственно с первыми входами элементов 11, 12 и 13, 16.
Работа предлагаемого логического модуля осуществляется следующим образом. На его первый, …, четвертый информационные и первый, …, третий настроечные входы подаются соответственно двоичные сигналы х1, …, х4 ∈ {0,1} и у1, …, у3 ∈ {0,1}. На выходе элемента имеем где и есть соответственно сигналы на его первом, втором, третьем входах и символы операций ИЛИ, И. Следовательно, сигнал на выходе элемента 16 определяется выражением в котором
Таким образом, на выходе предлагаемого логического модуля получим
где 0, 1, x5 есть элементы настроечного множества; τ2, 13, 14 есть простые симметричные булевы функции пяти аргументов х1, …, х5 (см. стр. 126 в книге: Поспелов Д.А. Логические методы анализа и синтеза схем. М.: Энергия, 1974 г.).
Вышеизложенные сведения позволяют сделать вывод, что предлагаемый логический модуль построен в элементном базисе прототипа и обладает более широкими по сравнению с прототипом функциональными возможностями, так как реализует любую из простых симметричных булевых функций τ0,5×(n+1)-1, τ0,5×(n+1), τ0,5×(n+1)+1, зависящих от n аргументов - входных двоичных сигналов х1, …, хn ∈ {0,1}, при n=5. При этом используется настроечное множество {0,1, х5}.
Claims (1)
- Логический модуль, предназначенный для реализации простых симметричных булевых функций, содержащий четыре мажоритарных элемента, причем второй и третий входы второго мажоритарного элемента соединены соответственно с выходом первого мажоритарного элемента и третьим информационным входом логического модуля, первый, второй информационные и первый настроечный входы которого подключены соответственно к второму, третьему и первому входам первого мажоритарного элемента, отличающийся тем, что в него дополнительно введены два мажоритарных элемента, второй, третий входы j-го и второй вход третьего мажоритарных элементов соединены соответственно с выходами (j-1)-го, (j-3)-го мажоритарных элементов и выходом второго мажоритарного элемента, а первый, второй, третий входы четвертого мажоритарного элемента и третий вход третьего, первый вход пятого мажоритарных элементов подключены соответственно к первому, второму, третьему и четвертому информационным входам логического модуля, первый, второй, третий настроечные входы и выход которого соединены соответственно с первыми входами второго, третьего, первым входом и выходом шестого мажоритарных элементов.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
RU2020131869A RU2758188C1 (ru) | 2020-09-24 | 2020-09-24 | Логический модуль |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
RU2020131869A RU2758188C1 (ru) | 2020-09-24 | 2020-09-24 | Логический модуль |
Publications (1)
Publication Number | Publication Date |
---|---|
RU2758188C1 true RU2758188C1 (ru) | 2021-10-26 |
Family
ID=78289675
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
RU2020131869A RU2758188C1 (ru) | 2020-09-24 | 2020-09-24 | Логический модуль |
Country Status (1)
Country | Link |
---|---|
RU (1) | RU2758188C1 (ru) |
Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
RU2249844C2 (ru) * | 2003-05-12 | 2005-04-10 | Ульяновский государственный технический университет | Логический модуль |
US20110085662A1 (en) * | 2009-10-14 | 2011-04-14 | Chaologix, Inc. | High utilization universal logic array with variable circuit topology and logistic map circuit to realize a variety of logic gates with constant power signatures |
RU2542920C2 (ru) * | 2013-07-19 | 2015-02-27 | Федеральное государственное бюджетное образовательное учреждение высшего профессионального образования "Ульяновский государственный технический университет" | Логический модуль |
RU2626345C1 (ru) * | 2016-03-02 | 2017-07-26 | Олег Александрович Козелков | Логический вычислитель |
-
2020
- 2020-09-24 RU RU2020131869A patent/RU2758188C1/ru active
Patent Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
RU2249844C2 (ru) * | 2003-05-12 | 2005-04-10 | Ульяновский государственный технический университет | Логический модуль |
US20110085662A1 (en) * | 2009-10-14 | 2011-04-14 | Chaologix, Inc. | High utilization universal logic array with variable circuit topology and logistic map circuit to realize a variety of logic gates with constant power signatures |
RU2542920C2 (ru) * | 2013-07-19 | 2015-02-27 | Федеральное государственное бюджетное образовательное учреждение высшего профессионального образования "Ульяновский государственный технический университет" | Логический модуль |
RU2626345C1 (ru) * | 2016-03-02 | 2017-07-26 | Олег Александрович Козелков | Логический вычислитель |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
RU2701461C1 (ru) | Мажоритарный модуль | |
RU2647639C1 (ru) | Логический преобразователь | |
RU2286594C1 (ru) | Логический модуль | |
RU2621281C1 (ru) | Логический преобразователь | |
RU2472209C1 (ru) | Логический модуль | |
RU2580799C1 (ru) | Логический преобразователь | |
RU2704735C1 (ru) | Пороговый модуль | |
RU2641454C2 (ru) | Логический преобразователь | |
RU2629451C1 (ru) | Логический преобразователь | |
RU2701464C1 (ru) | Логический преобразователь | |
RU2758188C1 (ru) | Логический модуль | |
RU2703675C1 (ru) | Логический преобразователь | |
RU2393528C2 (ru) | Логический модуль | |
RU2621376C1 (ru) | Логический модуль | |
RU2300137C1 (ru) | Мажоритарный модуль | |
RU2249844C2 (ru) | Логический модуль | |
RU2676888C1 (ru) | Логический модуль | |
RU2718209C1 (ru) | Логический модуль | |
RU2758187C1 (ru) | Логический модуль | |
RU2778678C1 (ru) | Логический модуль | |
RU2700557C1 (ru) | Логический преобразователь | |
RU2700550C1 (ru) | Логический модуль | |
RU2757830C1 (ru) | Логический модуль | |
RU2700555C1 (ru) | Мажоритарный модуль | |
RU2700556C1 (ru) | Логический преобразователь |