RU2700557C1 - Логический преобразователь - Google Patents
Логический преобразователь Download PDFInfo
- Publication number
- RU2700557C1 RU2700557C1 RU2018133726A RU2018133726A RU2700557C1 RU 2700557 C1 RU2700557 C1 RU 2700557C1 RU 2018133726 A RU2018133726 A RU 2018133726A RU 2018133726 A RU2018133726 A RU 2018133726A RU 2700557 C1 RU2700557 C1 RU 2700557C1
- Authority
- RU
- Russia
- Prior art keywords
- inputs
- elements
- majority
- majority elements
- outputs
- Prior art date
Links
Images
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
- G06F7/57—Arithmetic logic units [ALU], i.e. arrangements or devices for performing two or more of the operations covered by groups G06F7/483 – G06F7/556 or for performing logical operations
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Theoretical Computer Science (AREA)
- Computational Mathematics (AREA)
- Computing Systems (AREA)
- Mathematical Analysis (AREA)
- Mathematical Optimization (AREA)
- Pure & Applied Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- Logic Circuits (AREA)
Abstract
Изобретение относится к вычислительной технике. Технический результат заключается в расширении функциональных возможностей за счет обеспечения реализации любой из простых симметричных булевых функций τ0,5×n-1, τ0,5×n, τ0,5×n+1, τ0,5×n+2, зависящих от n аргументов - входных двоичных сигналов, при n=6. Логический преобразователь содержит десять мажоритарных элементов, которые имеют по три входа, причем первые входы четвертого и девятого мажоритарных элементов соединены соответственно с первым и вторым настроечными входами логического преобразователя, выходы i-го и j-го мажоритарных элементов соединены соответственно с вторыми входами (i+1)-го и (j+1)-го мажоритарных элементов, выходы седьмого, восьмого и девятого мажоритарных элементов подключены соответственно к третьим входам четвертого, третьего и седьмого мажоритарных элементов, а выходы десятого, четвертого и первый вход восьмого мажоритарных элементов соединены соответственно с первым входом третьего мажоритарного элемента, выходом и первым настроечным входом логического преобразователя, третий и четвертый настроечные входы которого подключены соответственно к первым входам первого, второго, седьмого мажоритарных элементов и первым входам пятого, шестого мажоритарных элементов. 1 ил.
Description
Изобретение относится к вычислительной технике и может быть использовано для построения средств автоматики, функциональных узлов систем управления и др.
Известны логические преобразователи (патент РФ 2281545, кл. G06F 7/57, 2006 г.; патент РФ 2417404, кл. G06F 7/57, 2011 г.), которые реализуют любую из простых симметричных булевых функций τ0,5×n-1, τ0,5×n, τ0,5×n+1, τ0,5×n+2, зависящих от n аргументов - входных двоичных сигналов, при n=4.
К причине, препятствующей достижению указанного ниже технического результата при использовании известных логических преобразователей, относятся ограниченные функциональные возможности, обусловленные тем, что не обеспечивается реализация любой из функций τ0,5×n-1, τ0,5×n, τ0,5×n+1, τ0,5×n+2 при n=6.
Наиболее близким устройством того же назначения к заявленному изобретению по совокупности признаков является принятый за прототип логический преобразователь (патент РФ 2248034, кл. G06F 7/38, 2005 г.), который содержит десять мажоритарных элементов и реализует любую из простых симметричных булевых функций τ0,5×n-1, τ0,5×n, τ0,5×n+1, τ0,5×n+2, зависящих от n аргументов - входных двоичных сигналов, при n=4.
К причине, препятствующей достижению указанного ниже технического результата при использовании прототипа, относятся ограниченные функциональные возможности, обусловленные тем, что не обеспечивается реализация любой из функций τ0,5×n-1, τ0,5×n, τ0,5×n+1, τ0,5×n+2, при n=6.
Техническим результатом изобретения является расширение функциональных возможностей за счет обеспечения реализации любой из простых симметричных булевых функций τ0,5×n-1, τ0,5×n, τ0,5×n+1, τ0,5×n+2, зависящих от n аргументов - входных двоичных сигналов, при n=6.
Указанный технический результат при осуществлении изобретения достигается тем, что в логическом преобразователе, содержащем десять мажоритарных элементов, которые имеют по три входа, первые входы четвертого и девятого мажоритарных элементов соединены соответственно с первым и вторым настроечными входами логического преобразователя, особенность заключается в том, что выходы i-го и j-го мажоритарных элементов соединены соответственно с вторыми входами (i+1)-го и (j+1)-го мажоритарных элементов, выходы седьмого, восьмого и девятого мажоритарных элементов подключены соответственно к третьим входам четвертого, третьего и седьмого мажоритарных элементов, а выходы десятого, четвертого и первый вход восьмого мажоритарных элементов соединены соответственно с первым входом третьего мажоритарного элемента, выходом и первым настроечным входом логического преобразователя, третий и четвертый настроечные входы которого подключены соответственно к первым входам первого, второго, седьмого мажоритарных элементов и первым входам пятого, шестого мажоритарных элементов.
На чертеже представлена схема предлагаемого логического преобразователя.
Логический преобразователь содержит мажоритарные элементы 11, …, 110, которые имеют по три входа, причем выходы элементов 1i и 1j соединены соответственно с вторыми входами элементов 1i+1 и 1j+1 выходы элементов 17, 18 и 19 подключены соответственно к третьим входам элементов 14, 13 и 17, а выходы элементов 110, 14 первые входы элементов 19, 1j соединены соответственно с первым входом элемента 13, выходом и вторым, четвертым настроечными входами логического преобразователя, первый и третий настроечные входы которого подключены соответственно к первым входам элементов 14,18 и первым входам элементов 11, 12, 17.
Работа предлагаемого логического преобразователя осуществляется следующим образом. На его первый, …, четвертый настроечные входы подаются соответственно необходимые двоичные сигналы ƒ1, …, ƒ4∈{0,1} . На вторые входы элементов 11, 15, первый вход элемента 110; третьи входы элементов 11, 15, второй вход элемента 110; третьи входы элементов 12, 16, 110; вторые и третьи входы элементов 18, 19 подаются соответственно двоичные сигналы х1; х2; х3; х4 и х5 (x1, …, x5∈{0,1} ). На выходе элемента 1k имеем , где и , есть соответственно сигналы на его первом, втором, третьем входах и символы операций ИЛИ, И. Следовательно, сигнал на выходе элемента 14 определяется выражением
в котором
Таким образом, на выходе предлагаемого логического преобразователя получим
где τ2, τ3, τ4, τ5 есть простые симметричные булевы функции шести аргументов х1, …, х6 (см. стр. 126 в книге Поспелов Д.А. Логические методы анализа и синтеза схем. М.: Энергия, 1974 г.).
Вышеизложенные сведения позволяют сделать вывод, что предлагаемый логический преобразователь обладает более широкими по сравнению с прототипом функциональными возможностями, так как реализует любую из простых симметричных булевых функций τ0,5×n-1, τ0,5×n, τ0,5×n+1, τ0,5×n+2, зависящих от n аргументов - входных двоичных сигналов, при n=6.
Claims (1)
- Логический преобразователь, предназначенный для реализации простых симметричных булевых функций, содержащий десять мажоритарных элементов, которые имеют по три входа, причем первые входы четвертого и девятого мажоритарных элементов соединены соответственно с первым и вторым настроечными входами логического преобразователя, отличающийся тем, что выходы i-го и j-го мажоритарных элементов соединены соответственно с вторыми входами (i+1)-го и (j+1)-го мажоритарных элементов, выходы седьмого, восьмого и девятого мажоритарных элементов подключены соответственно к третьим входам четвертого, третьего и седьмого мажоритарных элементов, а выходы десятого, четвертого и первый вход восьмого мажоритарных элементов соединены соответственно с первым входом третьего мажоритарного элемента, выходом и первым настроечным входом логического преобразователя, третий и четвертый настроечные входы которого подключены соответственно к первым входам первого, второго, седьмого мажоритарных элементов и первым входам пятого, шестого мажоритарных элементов.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
RU2018133726A RU2700557C1 (ru) | 2018-09-24 | 2018-09-24 | Логический преобразователь |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
RU2018133726A RU2700557C1 (ru) | 2018-09-24 | 2018-09-24 | Логический преобразователь |
Publications (1)
Publication Number | Publication Date |
---|---|
RU2700557C1 true RU2700557C1 (ru) | 2019-09-17 |
Family
ID=67989963
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
RU2018133726A RU2700557C1 (ru) | 2018-09-24 | 2018-09-24 | Логический преобразователь |
Country Status (1)
Country | Link |
---|---|
RU (1) | RU2700557C1 (ru) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
RU2758185C1 (ru) * | 2020-10-28 | 2021-10-26 | федеральное государственное бюджетное образовательное учреждение высшего образования "Ульяновский государственный технический университет" | Логический преобразователь |
RU2776921C1 (ru) * | 2021-06-17 | 2022-07-28 | федеральное государственное бюджетное образовательное учреждение высшего образования "Ульяновский государственный технический университет" | Логический преобразователь |
Citations (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
GB2342732A (en) * | 1998-10-16 | 2000-04-19 | Ibm | Reevaluation of a Boolean function applicable to event driven transaction processing |
WO2001050607A1 (en) * | 1999-12-30 | 2001-07-12 | Adaptive Silicon, Inc. | Programmable logic device with configurable function cells to perform boolean and arithmetic |
RU2248034C1 (ru) * | 2003-05-12 | 2005-03-10 | Ульяновский государственный технический университет | Логический преобразователь |
RU2281545C1 (ru) * | 2005-05-11 | 2006-08-10 | Государственное образовательное учреждение высшего профессионального образования "Ульяновский государственный технический университет" | Логический преобразователь |
RU2417404C1 (ru) * | 2009-10-05 | 2011-04-27 | Закрытое акционерное общество "ИВЛА-ОПТ" | Логический преобразователь |
RU2674639C2 (ru) * | 2017-05-15 | 2018-12-11 | Федеральное государственное казенное военное образовательное учреждение высшего образования "Военный учебно-научный центр Военно-Морского Флота "Военно-морская академия им. Адмирала Флота Советского Союза Н.Г. Кузнецова" | Способ определения длин судоподъемных стропов |
-
2018
- 2018-09-24 RU RU2018133726A patent/RU2700557C1/ru not_active IP Right Cessation
Patent Citations (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
GB2342732A (en) * | 1998-10-16 | 2000-04-19 | Ibm | Reevaluation of a Boolean function applicable to event driven transaction processing |
WO2001050607A1 (en) * | 1999-12-30 | 2001-07-12 | Adaptive Silicon, Inc. | Programmable logic device with configurable function cells to perform boolean and arithmetic |
RU2248034C1 (ru) * | 2003-05-12 | 2005-03-10 | Ульяновский государственный технический университет | Логический преобразователь |
RU2281545C1 (ru) * | 2005-05-11 | 2006-08-10 | Государственное образовательное учреждение высшего профессионального образования "Ульяновский государственный технический университет" | Логический преобразователь |
RU2417404C1 (ru) * | 2009-10-05 | 2011-04-27 | Закрытое акционерное общество "ИВЛА-ОПТ" | Логический преобразователь |
RU2674639C2 (ru) * | 2017-05-15 | 2018-12-11 | Федеральное государственное казенное военное образовательное учреждение высшего образования "Военный учебно-научный центр Военно-Морского Флота "Военно-морская академия им. Адмирала Флота Советского Союза Н.Г. Кузнецова" | Способ определения длин судоподъемных стропов |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
RU2758185C1 (ru) * | 2020-10-28 | 2021-10-26 | федеральное государственное бюджетное образовательное учреждение высшего образования "Ульяновский государственный технический университет" | Логический преобразователь |
RU2776921C1 (ru) * | 2021-06-17 | 2022-07-28 | федеральное государственное бюджетное образовательное учреждение высшего образования "Ульяновский государственный технический университет" | Логический преобразователь |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
RU2281545C1 (ru) | Логический преобразователь | |
RU2393527C2 (ru) | Логический преобразователь | |
RU2517720C1 (ru) | Логический преобразователь | |
RU2647639C1 (ru) | Логический преобразователь | |
RU2559708C1 (ru) | Логический преобразователь | |
RU2621281C1 (ru) | Логический преобразователь | |
RU2286594C1 (ru) | Логический модуль | |
RU2580799C1 (ru) | Логический преобразователь | |
RU2542895C1 (ru) | Логический преобразователь | |
RU2472209C1 (ru) | Логический модуль | |
RU2641454C2 (ru) | Логический преобразователь | |
RU2629451C1 (ru) | Логический преобразователь | |
RU2701464C1 (ru) | Логический преобразователь | |
RU2700557C1 (ru) | Логический преобразователь | |
RU2549151C1 (ru) | Логический преобразователь | |
RU2629452C1 (ru) | Логический преобразователь | |
RU2634229C1 (ru) | Логический преобразователь | |
RU2621376C1 (ru) | Логический модуль | |
RU2700556C1 (ru) | Логический преобразователь | |
RU2676888C1 (ru) | Логический модуль | |
RU2580798C1 (ru) | Логический преобразователь | |
RU2630394C2 (ru) | Логический модуль | |
RU2718209C1 (ru) | Логический модуль | |
RU2700550C1 (ru) | Логический модуль | |
RU2549158C1 (ru) | Логический преобразователь |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
MM4A | The patent is invalid due to non-payment of fees |
Effective date: 20200925 |