RU2249844C2 - Логический модуль - Google Patents
Логический модуль Download PDFInfo
- Publication number
- RU2249844C2 RU2249844C2 RU2003113952/09A RU2003113952A RU2249844C2 RU 2249844 C2 RU2249844 C2 RU 2249844C2 RU 2003113952/09 A RU2003113952/09 A RU 2003113952/09A RU 2003113952 A RU2003113952 A RU 2003113952A RU 2249844 C2 RU2249844 C2 RU 2249844C2
- Authority
- RU
- Russia
- Prior art keywords
- inputs
- output
- input
- majority
- logic module
- Prior art date
Links
Landscapes
- Logic Circuits (AREA)
Abstract
Изобретение относится к вычислительной технике и может быть использовано для построения средств автоматики, функциональных узлов систем управления и др. Техническим результатом изобретения является расширение функциональных возможностей за счет обеспечения реализации любой из трех простых симметричных булевых функций, зависящих от трех аргументов - входных двоичных сигналов. Указанный технический результат достигается за счет того, что логический модуль содержит элемент "И", первый, второй мажоритарные элементы, элемент "ИЛИ", три информационных и два настроечных входа. 1 ил.
Description
Изобретение относится к вычислительной технике и может быть использовано для построения средств автоматики, функциональных узлов систем управления и др.
Известны логические модули (см., например, рис. 3.3 на стр. 39 в книге Якубайтис Э.А. Асинхронные логические автоматы. Рига: Зинатне, 1966), которые реализуют простую симметричную булеву функцию зависящую от трех аргументов - входных двоичных сигналов х1, х2, х3 ∈ {0, 1}.
К причине, препятствующей достижению указанного ниже технического результата при использовании известных логических модулей, относятся ограниченные функциональные возможности, обусловленные тем, что не выполняется реализация остальных простых симметричных булевых функций и τ 3=х1х2х3, зависящих от трех аргументов - входных двоичных сигналов х1, х2, х3 ∈ {0, 1}.
Наиболее близким устройством того же назначения к заявленному изобретению по совокупности признаков является принятый за прототип логический модуль (см. рис. 18,2а на стр. 315 в книге Каяцкас А.А. Основы радиоэлектроники. М.: Высш. шк., 1988), который содержит элемент "И" и реализует простую симметричную булеву функцию
К причине, препятствующей достижению указанного ниже технического результата при использовании прототипа, относятся ограниченные функциональные возможности, обусловленные тем, что не выполняется реализация простых симметричных булевых функций и τ 3=x1x2x3.
Техническим результатом изобретения является расширение функциональных возможностей за счет обеспечения реализации любой из трех простых симметричных булевых функций, зависящих от трех аргументов - входных двоичных сигналов.
Указанный технический результат при осуществлении изобретения достигается тем, что в логическом модуле, содержащем элемент "И", особенность заключается в том, что в него введены первый, второй мажоритарные элементы и элемент "ИЛИ", причем выход и первый, второй входы элемента "ИЛИ" соединены соответственно с третьим входом первого мажоритарного элемента и первым, вторым входами элемента "И", подключенного выходом к третьему входу второго мажоритарного элемента, первый и второй входы которого соединены соответственно с вторым настроечным входом логического модуля и выходом первого мажоритарного элемента, подключенного первым и вторым входами соответственно к первому настроечному и первому информационному входам логического модуля, второй, третий информационные входы и выход которого образованы соответственно первым, вторым входами элемента "ИЛИ" и выходом второго мажоритарного элемента.
На чертеже представлена схема предлагаемого логического модуля.
Логический модуль содержит элемент "И" 1, элемент "ИЛИ" 2, первый и второй мажоритарные элементы 31 и 32, причем выход и первый, второй входы элемента 2 соединены соответственно с третьим входом элемента 31 и первым, вторым входами элемента 1, подключенного выходом к третьему входу элемента 32, первый и второй входы которого соединены соответственно с вторым настроечным входом логического модуля и выходом элемента 31, подключенного первым и вторым входами соответственно к первому настроечному и первому информационному входам логического модуля, второй, третий информационные входы и выход которого образованы соответственно первым, вторым входами элемента 2 и выходом элемента 32.
Работа предлагаемого логического модуля осуществляется следующим образом. На его первый, второй, третий информационные и первый, второй настроечные входы подаются соответственно двоичные сигналы х1, х2, х3 ∈ {0, 1} и y1, у2 ∈ {0, 1}. Сигнал на выходе мажоритарного элемента 3i(i∈ {1, 2}) равен "1" ("0") только тогда, когда на двух или на всех входах этого элемента действуют сигналы, равные "1" ("0"). Следовательно, еслина первом входе элемента 3i присутствует "1" ("0"), то этот элемент будет выполнять операцию "ИЛИ" ("И") над сигналами, действующими на его втором и третьем входах. Таким образом, операция, воспроизводимая предлагаемым модулем, определяется выражением
Вышеизложенные сведения позволяют сделать вывод, что предлагаемый логический модуль обладает более широкими по сравнению с прототипом функциональными возможностями, так как обеспечивает реализацию любой из трех простых симметричных булевых функций τ 1=х1 ∨ х2 ∨ х3, τ 2=x1x2 ∨ x1x3 ∨ x2x3, τ 3=x1x2x3, зависящих от трех аргументов - входных двоичных сигналов.
Claims (1)
- Логический модуль, предназначенный для реализации любой из трех простых симметричных булевых функций, зависящих от трех аргументов - входных двоичных сигналов, содержащий элемент "И", отличающийся тем, что в него введены первый, второй мажоритарные элементы и элемент "ИЛИ", причем выход и первый, второй входы элемента "ИЛИ" соединены соответственно с третьим входом первого мажоритарного элемента и первым, вторым входами элемента "И", подключенного выходом к третьему входу второго мажоритарного элемента, первый и второй входы которого соединены соответственно с вторым настроечным входом логического модуля и выходом первого мажоритарного элемента, подключенного первым и вторым входами соответственно к первому настроечному и первому информационному входам логического модуля, второй, третий информационные входы и выход которого образованы соответственно первым, вторым входами элемента "ИЛИ" и выходом второго мажоритарного элемента.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
RU2003113952/09A RU2249844C2 (ru) | 2003-05-12 | 2003-05-12 | Логический модуль |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
RU2003113952/09A RU2249844C2 (ru) | 2003-05-12 | 2003-05-12 | Логический модуль |
Publications (2)
Publication Number | Publication Date |
---|---|
RU2003113952A RU2003113952A (ru) | 2004-11-10 |
RU2249844C2 true RU2249844C2 (ru) | 2005-04-10 |
Family
ID=35612059
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
RU2003113952/09A RU2249844C2 (ru) | 2003-05-12 | 2003-05-12 | Логический модуль |
Country Status (1)
Country | Link |
---|---|
RU (1) | RU2249844C2 (ru) |
Cited By (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
RU2497181C1 (ru) * | 2012-07-03 | 2013-10-27 | Федеральное государственное бюджетное образовательное учреждение высшего профессионального образования "Ульяновский государственный технический университет" | Логический модуль |
RU2542920C2 (ru) * | 2013-07-19 | 2015-02-27 | Федеральное государственное бюджетное образовательное учреждение высшего профессионального образования "Ульяновский государственный технический университет" | Логический модуль |
RU2580801C1 (ru) * | 2015-03-17 | 2016-04-10 | Федеральное государственное бюджетное образовательное учреждение высшего профессионального образования "Ульяновский государственный технический университет" | Мажоритарный модуль |
RU2676888C1 (ru) * | 2017-11-22 | 2019-01-11 | федеральное государственное бюджетное образовательное учреждение высшего образования "Ульяновский государственный технический университет" | Логический модуль |
RU2700550C1 (ru) * | 2018-08-30 | 2019-09-17 | федеральное государственное бюджетное образовательное учреждение высшего образования "Ульяновский государственный технический университет" | Логический модуль |
RU2704735C1 (ru) * | 2019-03-11 | 2019-10-30 | федеральное государственное бюджетное образовательное учреждение высшего образования "Ульяновский государственный технический университет" | Пороговый модуль |
RU2757819C1 (ru) * | 2020-10-28 | 2021-10-21 | федеральное государственное бюджетное образовательное учреждение высшего образования "Ульяновский государственный технический университет" | Мажоритарный модуль |
RU2758188C1 (ru) * | 2020-09-24 | 2021-10-26 | федеральное государственное бюджетное образовательное учреждение высшего образования "Ульяновский государственный технический университет" | Логический модуль |
-
2003
- 2003-05-12 RU RU2003113952/09A patent/RU2249844C2/ru not_active IP Right Cessation
Cited By (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
RU2497181C1 (ru) * | 2012-07-03 | 2013-10-27 | Федеральное государственное бюджетное образовательное учреждение высшего профессионального образования "Ульяновский государственный технический университет" | Логический модуль |
RU2542920C2 (ru) * | 2013-07-19 | 2015-02-27 | Федеральное государственное бюджетное образовательное учреждение высшего профессионального образования "Ульяновский государственный технический университет" | Логический модуль |
RU2580801C1 (ru) * | 2015-03-17 | 2016-04-10 | Федеральное государственное бюджетное образовательное учреждение высшего профессионального образования "Ульяновский государственный технический университет" | Мажоритарный модуль |
RU2676888C1 (ru) * | 2017-11-22 | 2019-01-11 | федеральное государственное бюджетное образовательное учреждение высшего образования "Ульяновский государственный технический университет" | Логический модуль |
RU2700550C1 (ru) * | 2018-08-30 | 2019-09-17 | федеральное государственное бюджетное образовательное учреждение высшего образования "Ульяновский государственный технический университет" | Логический модуль |
RU2704735C1 (ru) * | 2019-03-11 | 2019-10-30 | федеральное государственное бюджетное образовательное учреждение высшего образования "Ульяновский государственный технический университет" | Пороговый модуль |
RU2758188C1 (ru) * | 2020-09-24 | 2021-10-26 | федеральное государственное бюджетное образовательное учреждение высшего образования "Ульяновский государственный технический университет" | Логический модуль |
RU2757819C1 (ru) * | 2020-10-28 | 2021-10-21 | федеральное государственное бюджетное образовательное учреждение высшего образования "Ульяновский государственный технический университет" | Мажоритарный модуль |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
RU2294007C1 (ru) | Логический преобразователь | |
RU2286594C1 (ru) | Логический модуль | |
RU2281545C1 (ru) | Логический преобразователь | |
RU2249844C2 (ru) | Логический модуль | |
RU2647639C1 (ru) | Логический преобразователь | |
RU2701461C1 (ru) | Мажоритарный модуль | |
RU2248034C1 (ru) | Логический преобразователь | |
RU2472209C1 (ru) | Логический модуль | |
RU2703675C1 (ru) | Логический преобразователь | |
US6737891B2 (en) | Tri-directional, high-speed bus switch | |
RU2393528C2 (ru) | Логический модуль | |
RU2300137C1 (ru) | Мажоритарный модуль | |
RU2629451C1 (ru) | Логический преобразователь | |
RU2621376C1 (ru) | Логический модуль | |
RU2718209C1 (ru) | Логический модуль | |
RU2398265C2 (ru) | Логический модуль | |
RU2262733C1 (ru) | Логический модуль | |
RU2700557C1 (ru) | Логический преобразователь | |
RU2676888C1 (ru) | Логический модуль | |
RU2242044C1 (ru) | Мажоритарный модуль | |
RU2630394C2 (ru) | Логический модуль | |
RU2700550C1 (ru) | Логический модуль | |
RU2757830C1 (ru) | Логический модуль | |
RU2230360C1 (ru) | Ранговый фильтр | |
RU2282234C1 (ru) | Логический вычислитель |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
MM4A | The patent is invalid due to non-payment of fees |
Effective date: 20050513 |