RU2718209C1 - Логический модуль - Google Patents
Логический модуль Download PDFInfo
- Publication number
- RU2718209C1 RU2718209C1 RU2019107419A RU2019107419A RU2718209C1 RU 2718209 C1 RU2718209 C1 RU 2718209C1 RU 2019107419 A RU2019107419 A RU 2019107419A RU 2019107419 A RU2019107419 A RU 2019107419A RU 2718209 C1 RU2718209 C1 RU 2718209C1
- Authority
- RU
- Russia
- Prior art keywords
- inputs
- elements
- output
- input
- majority
- Prior art date
Links
Images
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
- G06F7/57—Arithmetic logic units [ALU], i.e. arrangements or devices for performing two or more of the operations covered by groups G06F7/483 – G06F7/556 or for performing logical operations
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- Computational Mathematics (AREA)
- Computing Systems (AREA)
- Mathematical Analysis (AREA)
- Mathematical Optimization (AREA)
- Pure & Applied Mathematics (AREA)
- Logic Circuits (AREA)
Abstract
Изобретение относится к вычислительной технике. Техническим результатом изобретения является упрощение схемы логического модуля. Логический модуль предназначен для параллельной реализации шести простых симметричных булевых функций, зависящих от шести аргументов - входных двоичных сигналов, и может быть использован в системах цифровой вычислительной техники как средство преобразования кодов. Логический модуль содержит восемь элементов И (1, …, 1), восемь элементов ИЛИ (2, …, 2), причем первый, второй входы i-гои r-йвход j-гоэлементов ИЛИ соединены соответственно с первым, вторым входами i-го элемента И и объединенными r-ым входом (j-5)-го мажоритарного элемента, r-ым входом j-го элемента И, r-й вход седьмого, первый, второй входы четвертого и первый, второй входы пятого элементов ИЛИ подключены соответственно к выходу r-го элемента И, выходу первого мажоритарного элемента, выходу седьмого элемента ИЛИ и выходу шестого элемента И, выходу второго мажоритарного элемента. 1 ил.
Description
Изобретение относится к вычислительной технике и может быть использовано для построения средств автоматики, функциональных узлов систем управления и др.
Известны логические модули (см., например, патент РФ 2630394, кл. G06F 7/00, 2017 г.), которые выполняют параллельную реализацию пяти простых симметричных булевых функций, зависящих от пяти аргументов - входных двоичных сигналов.
К причине, препятствующей достижению указанного ниже технического результата при использовании известных логических модулей, относятся ограниченные функциональные возможности и схемная сложность, обусловленные соответственно тем, что не выполняется параллельная реализация шести простых симметричных булевых функций, зависящих от шести аргументов - входных двоичных сигналов, и глубина схемы, в частности, упомянутого аналога равна 5.
Наиболее близким устройством того же назначения к заявленному изобретению по совокупности признаков является принятый за прототип логический модуль (патент РФ 2630391, кл. G06F 7/57, 2017 г.), который содержит мажоритарные элементы и выполняет параллельную реализацию шести простых симметричных булевых функций, зависящих от шести аргументов - входных двоичных сигналов.
К причине, препятствующей достижению указанного ниже технического результата при использовании прототипа, относится схемная сложность, обусловленная тем, что цена по Квайну схемы прототипа равна 60 и его схемная глубина равна 5.
Техническим результатом изобретения является упрощение схемы логического модуля за счет уменьшения ее цены по Квайну и глубины при сохранении функциональных возможностей прототипа.
Указанный технический результат при осуществлении изобретения достигается тем, что в логическом модуле, содержащем два мажоритарных элемента, особенность заключается в том, что в него дополнительно введены восемь элементов ИЛИ и восемь элементов И, причем первый, второй входы i-го и r-й вход j-го элементов ИЛИ соединены соответственно с первым, вторым входами i-го элемента И и объединенными r-ым входом (j-5)-го мажоритарного элемента, r-ым входом j-го элемента И, r-й вход седьмого, первый, второй входы четвертого и первый, второй входы пятого элементов ИЛИ подключены соответственно к выходу r-го элемента И, выходу первого мажоритарного элемента, выходу седьмого элемента ИЛИ и выходу шестого элемента И, выходу второго мажоритарного элемента, первый, второй входы восьмого элемента ИЛИ и первый, второй входы восьмого элемента И соединены соответственно с выходами четвертого, шестого элементов И и выходами седьмого, пятого элементов ИЛИ, а выход и первый, второй входы r-го элемента ИЛИ подключены соответственно к r-му входу шестого элемента ИЛИ и (2×r-1)-му, (2×r)-му входам логического модуля, первый, второй, третий и четвертый, пятый, шестой выходы которого соединены соответственно с выходами шестого, четвертого, восьмого элементов ИЛИ и выходами восьмого, пятого, седьмого элементов И.
На чертеже представлена схема предлагаемого логического модуля. Логический модуль содержит элементы И 11, …, 18, элементы ИЛИ 21, …, 28 и мажоритарные элементы 31, 32, причем первый, второй входы элемента 2i и r-й вход элемента 2j соединены соответственно с первым, вторым входами элемента 1i и r-ми входами элементов 3j-5, 1j, r-й вход элемента 27, первый, второй входы элемента 24 и первый, второй входы элемента 25 подключены соответственно к выходам элементов 1r, 31, 27 и 16, 32, первый, второй входы элемента 28 и первый, второй входы элемента 18 соединены соответственно с выходами элементов 14, 16 и 27, 25, а выход и первый, второй входы элемента 2r подключены соответственно к r-му входу элемента 26 и (2×r-1)-му, (2×r)-му входам логического модуля, первый, второй, третий и четвертый, пятый, шестой выходы которого соединены соответственно с выходами элементов 26, 24, 28 и 18, 15, 17.
Работа предлагаемого логического модуля осуществляется следующим образом. На его первый, …, шестой входы подаются соответственно двоичные сигналы х1, …, х6∈{0,1}. На выходе мажоритарного элемента 3m имеем где и #, ∨, ⋅ есть соответственно сигналы на первом, втором, третьем входах элемента 3m и символы операций Maj, ИЛИ, И. Таким образом, на выходах предлагаемого модуля получим
z1=х1∨х2∨х3∨х4∨х5∨х6=τ1;
z2=((x1∨x2)#(x3∨x4)#(x5∨x6))∨x1x2∨x3x4∨x5x6=x1x2∨x1x3∨x1x4∨x1x5∨
∨x1x6∨x2x3∨x2x4∨x2x5∨x2x6∨x3x4∨x3x5∨x3x6∨x4x5∨x4x6∨x5x6=τ2;
z3=((x1∨x2)#(x3∨x4)#(x5∨x6))(x1x2∨x3x4∨x5x6)∨(x1∨x2)(x3∨x4)(x5∨x6)=
=x1x2x3∨x1x2x4∨x1x2x5∨x1x2x6∨x1x3x4∨x1x3x5∨x1x3x6∨x1x4x5∨
∨x1x4x6∨x1x5x6∨x2x3x4∨x2x3x5∨x2x3x6∨x2x4x5∨x2x4x6∨x2x5x6∨
∨x3x4x5∨x3x4x6∨x3x5x6∨х4х5х6=τ3;
z4=(x1x2∨x3x4∨x5x6)((x1∨x2)(x3∨x4)(x5∨x6)∨(x1x2#x3x4#x5x6))=
=x1x2x3x4∨x1x2x3x5∨x1x2x3x6∨x1x2x4x5∨x1x2x4x6∨x1x2x5x6∨
∨x1x3x4x5∨х1х3х4х6∨x1x3x5x6∨x1x4x5x6∨x2x3x4x5∨x2x3x4x6∨
∨x2x3x5x6∨x2x4x5x6∨x3x4x5x6=τ4;
z5=((x1∨x2)(x3∨x4)(x5∨x6)(x1x2#x3x4#x5x6)=x1x2x3x4x5∨x1x2x3x4x6∨
∨x1x2x3x5x6∨x1x2x4x5x6∨x1x3x4x5x6∨x2x3x4x5x6=τ5;
z6=x1x2x3x4x5x6=τ6,
где τ1, …, τ6 есть простые симметричные булевы функции шести аргументов x1, …, х6 (см. стр. 126 в книге Поспелов Д.А. Логические методы анализа и синтеза схем. М.: Энергия, 1974 г.).
Вышеизложенные сведения позволяют сделать вывод, что предлагаемый логический модуль выполняет параллельную реализацию шести простых симметричных булевых функций, зависящих от шести аргументов -входных двоичных сигналов, при этом его схема проще чем у прототипа, поскольку ее цена по Квайну равна 42 и схемная глубина предлагаемого модуля равна 4.
Claims (1)
- Логический модуль, предназначенный для параллельной реализации шести простых симметричных булевых функций, зависящих от шести аргументов - входных двоичных сигналов, содержащий два мажоритарных элемента и отличающийся тем, что в него дополнительно введены восемь элементов ИЛИ и восемь элементов И, причем первый, второй входы i-го и r-й вход j-го элементов ИЛИ соединены соответственно с первым, вторым входами i-го элемента И и объединенными r-ым входом (j-5)-го мажоритарного элемента, r-ым входом j-го элемента И, r-й вход седьмого, первый, второй входы четвертого и первый, второй входы пятого элементов ИЛИ подключены соответственно к выходу r-го элемента И, выходу первого мажоритарного элемента, выходу седьмого элемента ИЛИ и выходу шестого элемента И, выходу второго мажоритарного элемента, первый, второй входы восьмого элемента ИЛИ и первый, второй входы восьмого элемента И соединены соответственно с выходами четвертого, шестого элементов И и выходами седьмого, пятого элементов ИЛИ, а выход и первый, второй входы r-го элемента ИЛИ подключены соответственно к r-му входу шестого элемента ИЛИ и (2×r-1)-му, (2×r)-му входам логического модуля, первый, второй, третий и четвертый, пятый, шестой выходы которого соединены соответственно с выходами шестого, четвертого, восьмого элементов ИЛИ и выходами восьмого, пятого, седьмого элементов И.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
RU2019107419A RU2718209C1 (ru) | 2019-03-14 | 2019-03-14 | Логический модуль |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
RU2019107419A RU2718209C1 (ru) | 2019-03-14 | 2019-03-14 | Логический модуль |
Publications (1)
Publication Number | Publication Date |
---|---|
RU2718209C1 true RU2718209C1 (ru) | 2020-03-31 |
Family
ID=70156459
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
RU2019107419A RU2718209C1 (ru) | 2019-03-14 | 2019-03-14 | Логический модуль |
Country Status (1)
Country | Link |
---|---|
RU (1) | RU2718209C1 (ru) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
RU2757830C1 (ru) * | 2020-10-28 | 2021-10-21 | федеральное государственное бюджетное образовательное учреждение высшего образования "Ульяновский государственный технический университет" | Логический модуль |
RU2776920C1 (ru) * | 2021-06-17 | 2022-07-28 | федеральное государственное бюджетное образовательное учреждение высшего образования "Ульяновский государственный технический университет" | Логический модуль |
Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US20090193384A1 (en) * | 2008-01-25 | 2009-07-30 | Mihai Sima | Shift-enabled reconfigurable device |
RU2440601C1 (ru) * | 2011-01-31 | 2012-01-20 | Закрытое акционерное общество "ИВЛА-ОПТ" | Логический преобразователь |
RU2595958C1 (ru) * | 2015-03-13 | 2016-08-27 | Федеральное государственное бюджетное образовательное учреждение высшего профессионального образования "Ульяновский государственный технический университет" | Логический вычислитель |
RU2618899C1 (ru) * | 2015-12-11 | 2017-05-11 | Олег Александрович Козелков | Мажоритарный модуль |
RU2641446C2 (ru) * | 2016-03-09 | 2018-01-17 | федеральное государственное бюджетное образовательное учреждение высшего образования "Ульяновский государственный технический университет" | Логический вычислитель |
-
2019
- 2019-03-14 RU RU2019107419A patent/RU2718209C1/ru not_active IP Right Cessation
Patent Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US20090193384A1 (en) * | 2008-01-25 | 2009-07-30 | Mihai Sima | Shift-enabled reconfigurable device |
RU2440601C1 (ru) * | 2011-01-31 | 2012-01-20 | Закрытое акционерное общество "ИВЛА-ОПТ" | Логический преобразователь |
RU2595958C1 (ru) * | 2015-03-13 | 2016-08-27 | Федеральное государственное бюджетное образовательное учреждение высшего профессионального образования "Ульяновский государственный технический университет" | Логический вычислитель |
RU2618899C1 (ru) * | 2015-12-11 | 2017-05-11 | Олег Александрович Козелков | Мажоритарный модуль |
RU2641446C2 (ru) * | 2016-03-09 | 2018-01-17 | федеральное государственное бюджетное образовательное учреждение высшего образования "Ульяновский государственный технический университет" | Логический вычислитель |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
RU2757830C1 (ru) * | 2020-10-28 | 2021-10-21 | федеральное государственное бюджетное образовательное учреждение высшего образования "Ульяновский государственный технический университет" | Логический модуль |
RU2776920C1 (ru) * | 2021-06-17 | 2022-07-28 | федеральное государственное бюджетное образовательное учреждение высшего образования "Ульяновский государственный технический университет" | Логический модуль |
RU2778678C1 (ru) * | 2021-06-17 | 2022-08-23 | федеральное государственное бюджетное образовательное учреждение высшего образования "Ульяновский государственный технический университет" | Логический модуль |
RU2789730C1 (ru) * | 2022-03-18 | 2023-02-07 | федеральное государственное бюджетное образовательное учреждение высшего образования "Ульяновский государственный технический университет" | Логический модуль |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
RU2517720C1 (ru) | Логический преобразователь | |
RU2647639C1 (ru) | Логический преобразователь | |
RU2701461C1 (ru) | Мажоритарный модуль | |
RU2472209C1 (ru) | Логический модуль | |
RU2621281C1 (ru) | Логический преобразователь | |
RU2718209C1 (ru) | Логический модуль | |
RU2629451C1 (ru) | Логический преобразователь | |
RU2703675C1 (ru) | Логический преобразователь | |
RU2641454C2 (ru) | Логический преобразователь | |
RU2393528C2 (ru) | Логический модуль | |
RU2704735C1 (ru) | Пороговый модуль | |
RU2630394C2 (ru) | Логический модуль | |
RU2629452C1 (ru) | Логический преобразователь | |
RU2249844C2 (ru) | Логический модуль | |
RU2621376C1 (ru) | Логический модуль | |
RU2634229C1 (ru) | Логический преобразователь | |
RU2300137C1 (ru) | Мажоритарный модуль | |
RU2676888C1 (ru) | Логический модуль | |
RU2700556C1 (ru) | Логический преобразователь | |
RU2700557C1 (ru) | Логический преобразователь | |
RU2778678C1 (ru) | Логический модуль | |
RU2758187C1 (ru) | Логический модуль | |
RU2398265C2 (ru) | Логический модуль | |
RU2700550C1 (ru) | Логический модуль | |
RU2757830C1 (ru) | Логический модуль |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
MM4A | The patent is invalid due to non-payment of fees |
Effective date: 20210315 |