RU2710877C1 - Мажоритарный модуль - Google Patents
Мажоритарный модуль Download PDFInfo
- Publication number
- RU2710877C1 RU2710877C1 RU2019107218A RU2019107218A RU2710877C1 RU 2710877 C1 RU2710877 C1 RU 2710877C1 RU 2019107218 A RU2019107218 A RU 2019107218A RU 2019107218 A RU2019107218 A RU 2019107218A RU 2710877 C1 RU2710877 C1 RU 2710877C1
- Authority
- RU
- Russia
- Prior art keywords
- inputs
- elements
- exclusive
- output
- majority
- Prior art date
Links
Images
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
- G06F7/57—Arithmetic logic units [ALU], i.e. arrangements or devices for performing two or more of the operations covered by groups G06F7/483 – G06F7/556 or for performing logical operations
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/20—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits characterised by logic function, e.g. AND, OR, NOR, NOT circuits
- H03K19/23—Majority or minority circuits, i.e. giving output having the state of the majority or the minority of the inputs
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Theoretical Computer Science (AREA)
- Computing Systems (AREA)
- General Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Analysis (AREA)
- Mathematical Optimization (AREA)
- Pure & Applied Mathematics (AREA)
- Computational Mathematics (AREA)
- Computer Hardware Design (AREA)
- Mathematical Physics (AREA)
- Hardware Redundancy (AREA)
Abstract
Изобретение относится к вычислительной технике. Технический результат заключается в упрощении схемы мажоритарного модуля при сохранении функциональных возможностей прототипа и количества типов логических элементов его аппаратурного состава. Мажоритарный модуль содержит десять элементов «И» (1, …, 1) и двенадцать элементов «Исключающее ИЛИ» (2, …, 2). 1 ил.
Description
Изобретение относится к вычислительной технике и может быть использовано для построения средств автоматики, функциональных узлов систем управления и др.
Известны мажоритарные модули (рис. 18.2 на стр. 315 в книге Каяцкас А.А. Основы радиоэлектроники: Учеб. пособие для студентов вузов по спец. «Констр. и производство радиоаппаратуры». - М.: Высш. шк., 1988 г.), которые реализуют мажоритарную функцию трех аргументов - входных двоичных сигналов.
К причине, препятствующей достижению указанного ниже технического результата при использовании известных мажоритарных модулей, относятся ограниченные функциональные возможности, обусловленные тем, что не обеспечивается реализация мажоритарной функции семи аргументов.
Наиболее близким устройством того же назначения к заявленному изобретению по совокупности признаков является принятый за прототип мажоритарный модуль (патент РФ 2619197, кл. G06F 7/00, 2017 г.), который содержит логические элементы и реализует мажоритарную функцию семи аргументов - входных двоичных сигналов.
К причине, препятствующей достижению указанного ниже технического результата при использовании прототипа, относится схемная сложность, обусловленная тем, что цена по Квайну схемы прототипа равна 50.
Техническим результатом изобретения является упрощение схемы мажоритарного модуля за счет уменьшения ее цены по Квайну при сохранении функциональных возможностей прототипа и количества типов логических элементов его аппаратурного состава.
Указанный технический результат при осуществлении изобретения достигается тем, что в мажоритарном модуле, содержащем десять элементов «И», особенность заключается в том, что в него дополнительно введены двенадцать элементов ««ИСКЛЮЧАЮЩЕЕ ИЛИ»», причем первый, второй входы i-го и первый, второй входы девятого элементов ««ИСКЛЮЧАЮЩЕЕ ИЛИ»» соединены соответственно с первым, вторым входами i-го элемента «И» и выходом третьего элемента «ИСКЛЮЧАЮЩЕЕ ИЛИ», выходом четвертого элемента И, первый, второй входы третьего и первый, второй входы четвертого элементов «И» подключены соответственно к выходам первого, второго элементов «И» и выходам первого, второго элементов «ИСКЛЮЧАЮЩЕЕ ИЛИ», первый, второй входы десятого и первый, второй входы j-го элементов «ИСКЛЮЧАЮЩЕЕ ИЛИ» соединены соответственно с выходами третьего, седьмого элементов «И» и выходом (j-1)-го элемента «ИСКЛЮЧАЮЩЕЕ ИЛИ», выходом (j-3)-го элемента «И», первый, второй входы седьмого и первый, второй входы (j-3)-го элементов «И» подключены соответственно к выходу девятого элемента «ИСКЛЮЧАЮЩЕЕ ИЛИ», выходу пятого элемента «И» и выходу (j-4)-го элемента «ИСКЛЮЧАЮЩЕЕ ИЛИ», выходу (4j-38)-го элемента И, первые входы пятого, шестого и десятого элементов «И» соединены соответственно с выходами четвертого, пятого и шестого элементов «ИСКЛЮЧАЮЩЕЕ ИЛИ», а вторые входы пятого, шестого, десятого и первый, второй входы (j-10)-го элементов «И» подключены соответственно к пятому, шестому, седьмому и (2j-21)-му, (2j-20)-му входам мажоритарного модуля, выход которого соединен с выходом двенадцатого элемента «ИСКЛЮЧАЮЩЕЕ ИЛИ».
На чертеже представлена схема предлагаемого мажоритарного модуля.
Мажоритарный модуль содержит элементы «И» 11, …, 110 и элементы «ИСКЛЮЧАЮЩЕЕ ИЛИ» 21, …, 212, причем первый, второй входы элемента 2i и первый, второй входы элемента 29 соединены соответственно с первым, вторым входами элемента 1i и выходами элементов 23, 14, первый, второй входы элемента 13 и первый, второй входы элемента 14 подключены соответственно к выходам элементов 11, 12 и 21, 22, первый, второй входы элемента 210 и первый, второй входы элемента 2j соединены соответственно с выходами элементов 13, 17 и 2j-1, 1j-3, первый, второй входы элемента 17 и первый, второй входы элемента 1j-3 подключены соответственно к выходам элементов 29, 15 и 2j-4, 14j-38, первые входы элементов 15, 16 и 110 соединены соответственно с выходами элементов 24, 25 и 26, а вторые входы элементов 15, 16, 110 и первый, второй входы элемента 1j-10 подключены соответственно к пятому, шестому, седьмому и (2j-21)-му, (2j-20)-му входам мажоритарного модуля, выход которого соединен с выходом элемента 212.
Работа предлагаемого мажоритарного модуля осуществляется следующим образом. На его первый, …, седьмой входы подаются соответственно двоичные сигналы x1, …, x7∈{0, 1}. В представленных ниже таблицах приведены значения внутренних сигналов y1, y2, y3 предлагаемого мажоритарного модуля при всех возможных наборах значений сигналов x1, x2, x3, x4 и значения его выходного сигнала Z при всех возможных наборах значений сигналов y1, y2, y3, x5, x6, x7.
Согласно данным, приведенным в таблицах, имеем
где Maj(x1, …, x7) есть мажоритарная функция семи аргументов x1, …, x7. При этом цена по Квайну схемы предлагаемого модуля равна 44.
Вышеизложенные сведения позволяют сделать вывод, что предлагаемый мажоритарный модуль построен на основе логических элементов двух типов и реализует мажоритарную функцию семи аргументов - входных двоичных сигналов, а за счет меньшей цены по Квайну схема предлагаемого мажоритарного модуля проще схемы прототипа. Отметим, что аппаратурный состав прототипа образован из логических элементов тоже двух типов.
Claims (1)
- Мажоритарный модуль, содержащий десять элементов «И», отличающийся тем, что в него дополнительно введены двенадцать элементов «Исключающее ИЛИ», причем первый, второй входы i-го и первый, второй входы девятого элементов «Исключающее ИЛИ» соединены соответственно с первым, вторым входами i-го элемента «И» и выходом третьего элемента «Исключающее ИЛИ», выходом четвертого элемента «И», первый, второй входы третьего и первый, второй входы четвертого элементов «И» подключены соответственно к выходам первого, второго элементов «И» и выходам первого, второго элементов «Исключающее ИЛИ», первый, второй входы десятого и первый, второй входы j-го элементов «Исключающее ИЛИ» соединены, соответственно, с выходами третьего, седьмого элементов «И» и выходом (j-1)-го элемента «Исключающее ИЛИ», выходом (j-3)-го элемента «И», первый, второй входы седьмого и первый, второй входы (j-3)-го элементов «И» подключены, соответственно, к выходу девятого элемента «Исключающее ИЛИ», выходу пятого элемента «И» и выходу (j-4)-го элемента «Исключающее ИЛИ», выходу (4j-38)-го элемента «И», первые входы пятого, шестого и десятого элементов «И» соединены, соответственно, с выходами четвертого, пятого и шестого элементов «Исключающее ИЛИ», а вторые входы пятого, шестого, десятого и первый, второй входы (j-10)-го элементов «И» подключены, соответственно, к пятому, шестому, седьмому и (2j-21)-му, (2j-20)-му входам мажоритарного модуля, выход которого соединен с выходом двенадцатого элемента «Исключающее ИЛИ».
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
RU2019107218A RU2710877C1 (ru) | 2019-03-13 | 2019-03-13 | Мажоритарный модуль |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
RU2019107218A RU2710877C1 (ru) | 2019-03-13 | 2019-03-13 | Мажоритарный модуль |
Publications (1)
Publication Number | Publication Date |
---|---|
RU2710877C1 true RU2710877C1 (ru) | 2020-01-14 |
Family
ID=69171460
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
RU2019107218A RU2710877C1 (ru) | 2019-03-13 | 2019-03-13 | Мажоритарный модуль |
Country Status (1)
Country | Link |
---|---|
RU (1) | RU2710877C1 (ru) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
RU2762545C1 (ru) * | 2021-04-02 | 2021-12-21 | федеральное государственное бюджетное образовательное учреждение высшего образования "Ульяновский государственный технический университет" | Мажоритарный модуль |
RU2775573C1 (ru) * | 2021-06-17 | 2022-07-04 | федеральное государственное бюджетное образовательное учреждение высшего образования "Ульяновский государственный технический университет" | Мажоритарный модуль |
Citations (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4617475A (en) * | 1984-03-30 | 1986-10-14 | Trilogy Computer Development Partners, Ltd. | Wired logic voting circuit |
US7129742B1 (en) * | 2005-02-23 | 2006-10-31 | The United States Of America As Represented By The National Security Agency | Majority logic circuit |
RU2533079C1 (ru) * | 2013-07-09 | 2014-11-20 | Федеральное государственное бюджетное образовательное учреждение высшего профессионального образования "Ульяновский государственный технический университет" | Мажоритарный модуль |
RU2580801C1 (ru) * | 2015-03-17 | 2016-04-10 | Федеральное государственное бюджетное образовательное учреждение высшего профессионального образования "Ульяновский государственный технический университет" | Мажоритарный модуль |
RU2618899C1 (ru) * | 2015-12-11 | 2017-05-11 | Олег Александрович Козелков | Мажоритарный модуль |
RU2619197C1 (ru) * | 2016-01-21 | 2017-05-12 | Межрегиональное общественное учреждение "Институт инженерной физики" | Мажоритарный элемент "4 и более из 7" |
-
2019
- 2019-03-13 RU RU2019107218A patent/RU2710877C1/ru not_active IP Right Cessation
Patent Citations (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4617475A (en) * | 1984-03-30 | 1986-10-14 | Trilogy Computer Development Partners, Ltd. | Wired logic voting circuit |
US7129742B1 (en) * | 2005-02-23 | 2006-10-31 | The United States Of America As Represented By The National Security Agency | Majority logic circuit |
RU2533079C1 (ru) * | 2013-07-09 | 2014-11-20 | Федеральное государственное бюджетное образовательное учреждение высшего профессионального образования "Ульяновский государственный технический университет" | Мажоритарный модуль |
RU2580801C1 (ru) * | 2015-03-17 | 2016-04-10 | Федеральное государственное бюджетное образовательное учреждение высшего профессионального образования "Ульяновский государственный технический университет" | Мажоритарный модуль |
RU2618899C1 (ru) * | 2015-12-11 | 2017-05-11 | Олег Александрович Козелков | Мажоритарный модуль |
RU2619197C1 (ru) * | 2016-01-21 | 2017-05-12 | Межрегиональное общественное учреждение "Институт инженерной физики" | Мажоритарный элемент "4 и более из 7" |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
RU2762545C1 (ru) * | 2021-04-02 | 2021-12-21 | федеральное государственное бюджетное образовательное учреждение высшего образования "Ульяновский государственный технический университет" | Мажоритарный модуль |
RU2775573C1 (ru) * | 2021-06-17 | 2022-07-04 | федеральное государственное бюджетное образовательное учреждение высшего образования "Ульяновский государственный технический университет" | Мажоритарный модуль |
RU2776922C1 (ru) * | 2021-06-17 | 2022-07-28 | федеральное государственное бюджетное образовательное учреждение высшего образования "Ульяновский государственный технический университет" | Мажоритарный модуль |
RU2778678C1 (ru) * | 2021-06-17 | 2022-08-23 | федеральное государственное бюджетное образовательное учреждение высшего образования "Ульяновский государственный технический университет" | Логический модуль |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
RU2701461C1 (ru) | Мажоритарный модуль | |
RU2700554C1 (ru) | Мажоритарный модуль | |
RU2647639C1 (ru) | Логический преобразователь | |
RU2710877C1 (ru) | Мажоритарный модуль | |
RU2621281C1 (ru) | Логический преобразователь | |
RU2703675C1 (ru) | Логический преобразователь | |
RU2629451C1 (ru) | Логический преобразователь | |
RU2641454C2 (ru) | Логический преобразователь | |
RU2677371C1 (ru) | Устройство сравнения двоичных чисел | |
RU2697727C2 (ru) | Мажоритарный модуль | |
RU2710872C1 (ru) | Параллельный счетчик единичных сигналов | |
RU2300137C1 (ru) | Мажоритарный модуль | |
RU2718209C1 (ru) | Логический модуль | |
RU2676888C1 (ru) | Логический модуль | |
RU2700556C1 (ru) | Логический преобразователь | |
RU2747107C1 (ru) | Мажоритарный модуль | |
RU2709664C1 (ru) | Пороговый модуль | |
RU2764709C1 (ru) | Мажоритарный модуль | |
RU2762545C1 (ru) | Мажоритарный модуль | |
RU2787339C1 (ru) | Мажоритарный модуль | |
RU2714216C1 (ru) | Пороговый модуль | |
RU2778678C1 (ru) | Логический модуль | |
RU2709663C1 (ru) | Логический преобразователь | |
RU2700555C1 (ru) | Мажоритарный модуль | |
RU2758188C1 (ru) | Логический модуль |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
MM4A | The patent is invalid due to non-payment of fees |
Effective date: 20210314 |