JP3817409B2 - 集積化メモリ - Google Patents
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Description
【発明の属する技術分野】
本発明は、セルフィールドの相対向する側にセンスアンプの設けられた集積化メモリに関する。
【0002】
【従来の技術】
下記刊行物には、メモリセルが1−トランジスター/1−コンデンサータイプ型式である強誘電体のメモリ(FeRAMないしRAM)が記載されている。
【0003】
H. Fujisawa et al.: The Charge-Share Modified (CSM) Precharge-Level Architecture for High-Speed and Low-Power Ferroelectric Memory, in IEEE Journal of Solid-State Circuits, Vol. 32, No. 5, May 1997, 第655頁以降。
【0004】
蓄積コンデンサは、強誘電性の誘電体を有する。メモリセルは、ビット線とワード線の交点に配されている。ビット線は、nチャネルトランジスタを介して1つの共通のセンスアンプに接続されている。更に各ビット線は、pチャネルトランジスタを介して、ディスク電位に接続されており、このディスク電位には、各蓄積コンデンサの、選択トランジスタから離隔したほうの電極も接続されている。各ビット線のnチャネルトランジスタ及びpチャネルトランジスタの制御端子は、1つの列選択線路に接続されている。それと同時に、列選択線路を介して常に、ビット線路のうちの1つのみにアクセスがなされ、その後、このビット線路は該ビット線路のnチャネルトランジスタを介してセンスアンプと導通接続される。その他の列選択線路は、低レベルに保持され、その結果、所属のビット線路がディスク電位に導通接続される。各ビット線路にてワード線のうちの1つの作動化の際メモリセルの選択トランジスタうちの1つが導通接続されるが、選択されていないビット線の蓄積コンデンサ内に記憶された状態は作用を受けない。というのも、pチャネルトランジスタを用いてコンデンサの2つの電極にディスク電位が加わるからである。強誘電性蓄積コンデンサを介して降下する0Vの電圧により、該強誘電性蓄積コンデンサの分極状態は変化されない。分極状態は、蓄積コンデンサの容量に影響を及ぼし、1つの所定の記憶されたロジック状態に相応する。
【0005】
集積化メモリの場合、隣接するビット線とワード線の交点に配されたメモリセルは、連続するセルフィールドを形成する。各ビット線に1つの相応のセンスアンプを配属しなければならない場合、センスアンプを、セルフィールドの1つの側だけにではなく、交互にセルフィールドの相対向する側に設けると有利である。その場合、センスアンプのコンポーネントの配置のためにより多くのスペースが得られる。
【0006】
集積化メモリの場合には屡々、複数の隣接するビット線が1つの共通の列にまとめられており、この1つの共通の列には1つの列選択線が配属されている。その際、複数の列選択線路のうちの1つが作動されると、センスアンプは、セルフィールドの両側で、相応の列のビット線と接続され、読出アクセスの際、アドレッシングされたメモリセルから当該のビット線上に読出された信号を増幅する。セルフィールドにおいて列選択線路の所要面積が過度に拡大しないようにするためには、列選択線路の数を制限しなければならない。他方では、列選択線路の数を制限するということは、各列選択線路に配属されるビット線の数が増加するということも意味する。つまり、各メモリアクセスの度毎に、多数のセンスアンプを同時に作動させなければならない。内容が読出アクセスの際に破壊されるメモリセルの場合、センスアンプは、今読出したデータの再読込に用いられる。従って通常は、選択されたビット線に接続されたすべてのセンスアンプを作動しなければならない。このことは、DRAMs及びFRAMsの場合に該当する。
【0007】
【発明が解決しようとする課題】
本発明の基礎を成す課題は、列選択線路の数とビット線の数との比が同じ場合、換言すれば、セルフィールドにおいて列選択線路の所要面積が一定である場合、消費電力を公知手段に比して低減することができる前述の形式の集積化メモリを提供することである。
【0008】
【課題を解決するための手段】
前記課題は、請求項1に記載の集積化メモリの構成要件により解決される。本発明の有利な実施形態及び発展形態は、従属請求項に記載されている。本発明の集積化メモリは、第1のスイッチング素子を有し、該第1のスイッチング素子を介して、各ビット線が所属のセンスアンプに接続されており、第2のスイッチング素子を有し、該第2のスイッチング素子を介して、スタンバイ電位に接続されている。各ビット線の第1、第2のスイッチング素子は、列選択線路に接続されている。第1のスイッチング素子及び第2のスイッチング素子のほかに付加的に当該メモリは、第3のスイッチング素子も有し、該第3のスイッチング素子を介して、各ビット線が同様にスタンバイ電位に接続されている。第1の制御線路は、第1ビット線のすべての第3のスイッチング素子の各1つの制御入力側に接続されており、前記の第3のスイッチング素子は、セルフィールドの第1の側におけるセンスアンプに配属されている。第2の制御線路は、第2のビット線のすべての第3のスイッチング素子の各1つの制御入力側に接続されており、前記の第2のビット線のすべての第3のスイッチング素子は、セルフィールドの第2の側におけるセンスアンプに配属されている。
【0009】
要するに、本発明のメモリではビットの選択は、列選択線路を介して行われるだけでなく、付加的に第1,第2制御線路を介しても行われる。メモリの作動中、有利には、両制御線路のうちの1つのみを、所属の第3のスイッチング素子を非導通状態にするための電位にセットする。その場合、列選択線路を介して選択される列のすべてのビット線路が、第1のスイッチング素子を介して所属センスアンプと導通接続されているが、第3スイッチング素子が相応の制御線路を介して導通接続されているビット線路はなおもスタンバイ電位にセットされたままである。従って、両制御線路を介して、次のことを選択できる。すなわち、メモリアクセス時に1つの選ばれた列の第1又は第2ビット線にアクセスすべきかを選択できる。その際、相応して1つの列のビット線に配属されたセンスアンプの半部を同時に作動化しさえすればよい。従って、センスアンプの消費電力が半分だけ低減される。
【0010】
センスアンプは、メモリアクセスの際には一般に、セルフィールドの両側に配されている相応の作動化線路を介して作動化しなければならないので、本発明では、その都度同時に両作動化線路のうち作動しなければならないのが1つだけである構成により、消費電力を格段に低減することができる。集積化メモリのセルフィールドは、屡々著しく大きな寸法を有し、センスアンプに対する作動化線路が所属のセルフィールドの全幅に亘って延びるので、作動化線路は著しく長い。亦、それの線路容量も相応に大きくなる。従って、作動化線路のリチャージには著しく多くの電力を必要とする。本発明は、メモリアクセスの際1つのセルフィールドの2つの作動化線路のうちの1つのみを作動化すればよいので、当該の著しい消費電力を半分だけ低減し得る。
【0011】
本発明の実施形態によれば、当該の第3のスイッチング素子は、相応のビット線路の第1のスイッチング素子の、所属のセンスアンプのほうに向いた側に配されているのである。つまり、第3のスイッチング素子は、センスアンプと同様に、セルフィールドの縁辺に配されており、そこでは、セルフィールドの内部に配される場合より多くのスペースが確保できる。さらに、有利には、当該の列選択線路がワード線に実質的に並行に延びるようにするとよい。これにより、相応の線路の特にスペースを節減する配置構成が得られる。
【0012】
本発明は、殊に強誘電性誘電体を有する蓄積コンデンサを備えた強誘電性メモリに適する。但し、次のような他のメモリにも適用可能である、即ち、選択トランジスタが導通状態であって所属のビット線がスタンバイ電位にセットされた場合にメモリセルのアクセスが阻止されるような他のメモリにも適用可能である。
【0013】
【実施例】
次に、本発明の実施例を図を用いて詳述する。
【0014】
図1は、タイプ型式FRAMの本発明の集積化メモリの一部を示す。この集積化メモリは、1つのメモリセルフィールドARにて多数のメモリセルMCを有し、それらの多数のメモリセルMCのうち1つだけを示してある。各メモリセルMCは、1つの選択トランジスタT及び強誘電性誘電体を有する蓄積コンデンサCを有する。メモリセルMCは、ビット線ないしビット線路BLi,bBLiとワード線WLiとの交点にて配置されている。各メモリセルMCの蓄積コンデンサCの一方の電極はスタンバイ電位VSTBに接続され、他方の電極は選択トランジスタTを介して所属のビット線路に接続されている。選択トランジスタTのゲートは、所属のワード線に接続されている。メモリは、多数のビット線及びワード線を有する。図1中には、ワード線が1つだけと、1つの列を形成する4つのビット線対が示してあり、前記の1つの列には1つの共通の列選択線路LCSLKが割当てられている。図1には示してない他のビット線もまた、同様に夫々各4つのビット線対を有する列にまとめられている。前記のさらなる列は、図1に示す列と同様に構成されている。ワード線WLiは、図1には示してない行デコーダの出力側に接続されている。列選択線路LCSLKは、同じく図示してない列デコーダの出力側に接続されている。
【0015】
各ビット線対BLi,bBLiには1つのセンスアンプSAが配属されている。ビット線対は、所謂“インターリーブドビット線アーキテクチャ”“Interleaved Bitleitungsarchitektur”に配されている。換言すれば、隣接するビット線対のセンスアンプSAは、セルフィールドARの相対向する縁辺に交互に配されている。これにより、各センスアンプSAの実現のため、すべてのセンスアンプSAをセルフィールドARの同じ側に配した場合より、多くのスペースを利用できるようになる。
【0016】
各ビット線は、nチャネル型の第1のトランジスタAを介して所属のセンスアンプSAと接続されている。セルフィールドARの両縁辺にて、ワード線WLiに並列に、スタンバイ電位VSTBに対する各1つの線路が延びている。第1のトランジスタAには、pチャネル型の第2のトランジスタBが配属されており、この第2のトランジスタBは夫々のビット線を、所属のセンスアンプSAから離隔したほうの側でスタンバイ電位VSTBと接続し、夫々のビット線対の他方のビット線と接続する。更に各センスアンプSAにnチャネル型の第3のトランジスタCが配属されており、この第3のトランジスタCは、同様に、センスアンプSAに配属されたビット線の各々をスタンバイ電位VSTBと接続し、かつ、相互に接続する。各センスアンプSAには、nチャネル型式の第4のトランジスタDも配属されており、この第4トランジスタDは、センスアンプSAに配属された2つのビット線をプリチャージ電位VPREと接続する。
【0017】
ビット線に対して並行に、列選択線路LCSLKが延びている。この列選択線路LCSLKは、セルフィールドの縁辺にて、所属の列の第1トランジスタA及び第2トランジスタBの制御端子に接続されている。更に、第1の制御線路STBb及び第2の制御線路STBtが設けられており、これらの制御線路は、ワード線路WLiに並行に配されており、セルフィールドARの夫々の側に配されているすべての列の第3のトランジスタCの制御端子に接続されている。
【0018】
更に、メモリは、第1のプリチャージ制御線路PREb及び第2のプリチャージ制御線路PREtを有し、それらのプリチャージ制御線路は、セルフィールドARの上方ないしは下方の縁辺に配され、かつ、そこに配されたすべての列の第4のトランジスタDに接続されている。各列選択線路LCSLKは、夫々、各セルフィールドAR内で各列の4つのビット線対のみに配属されているのに対し、第1の制御線路STBb及び第1のプリチャージ制御線路PREbは、すべてのビット線対BLi,bBLiに配属されており、これらのすべてのビット線対は、セルフィールド縁辺にて上方に配されたセンスアンプSAに接続されている。第2の制御線路STBt及び第2のプリチャージ制御線路PREtはセルフィールドARのすべてのビット線対に配属されており、それらのセルフィールドARのすべてのビット線対は、セルフィールド縁辺にて下方に配されたセンスアンプSAに接続されている。
【0019】
図1に示すメモリの動作は次の通りである:
複数の列のうちのいずれもが選択されない限り、すべての列選択線路LCSLKは低い電位をとり、第1のトランジスタAは非導通状態であり、第2のトランジスタBは導通状態にある。従って、セルフィールドARの縁辺におけるビット線BLi,bBLiは、センスアンプSAから減結合されており、スタンバイ電位VSTBにセットされる。更に、すべてのワード線WLiが低い電位にセットされ、メモリセルMCの選択トランジスタTが非導通状態にセットされる。
【0020】
メモリへの読出アクセスの際、列選択線路LCSLKのうちの1つが、印加された列アドレスに依存して高電位にセットされ、その結果、当該の列の第1トランジスタAが導通接続され、当該の列の第2のトランジスタBは非導通にされる。同時に、制御線路STBb、STBtのうちの一方は高いレベルをとり、その他方は、低いレベルをとる。所属の制御線路STBbないしSTBtが高電位をとる第3のトランジスタにより、次のことが達成される。即ち、第1トランジスタAが導通状態であっても、所属のビット線路BLi,bBLiがスタンバイ電位VSTBにセットされたままであることが達成される。従ってスタンバイ電位VSTBは、当該のビット線の相応のメモリセルMCに対して、蓄積コンデンサCの両電極に加わり、当該のメモリセルの記憶されたロジック状態が影響を受けることはない。
【0021】
更に、それの所属の制御線路STBb,STBtが低いレベルを有するプリチャージ制御線路PREb,PREtが高いレベルにもたらされる。従って、それの第3のトランジスタCを介してスタンバイ電位VSTBに導通接続されているビット線は、それの第4のトランジスタDを介してプリチャージ電位VPREに導通接続されている。ワード線WLiのうちの1つが作動化される前に、第4のトランジスタDが再び阻止される。こうするためには、所属のプリチャージ線路PREb,PREtが再び低いレベルをとる。それにひきつづいて、ワード線WLiのうちの1つが高いレベルにセットされることにより、各ビット線対BLi,bBLiに対して、メモリセルMcのうちの1つの選択トランジスタTが導通接続される。
【0022】
所属の列選択線路LCSLKが低いレベルを有するメモリセルMCのメモリ内容は、メモリアクセスの際に影響を受けることはない。それというのは、所属のビット線が第2のトランジスタBを介してスタンバイ電位VSTBに導通接続されているからである。更に、所属の列選択線路LCSLKは高いレベルを有しかつ所属の制御線路STBb、STBtが高いレベルを有するメモリセルのメモリ内容は影響を受けない。即ち、その所属の制御線路もまた、導通している第1のトランジスタAと導通している第3のトランジスタCを介してスタンバイ電位VSTBに接続されているからである。読出アクセスは次のようなメモリセルMCに対してのみ行なわれる。即ち、所属の列選択線路LCSLKが高いレベルを有しかつ所属の制御線路STBb,STBtが低いレベルを有するメモリセルMCに対してのみ行なわれる。前記のメモリセルに対して、導通している第1のトランジスタA及び第4のトランジスタDを介して、相応のビット線が、プリチャージ電位にプリチャージされている。その際、当該のメモリセルMCの相応の蓄積コンデンサCの一方の電極にはプリチャージ電位VPREが加わると同時に、選択トランジスタTから離隔したほうの蓄積コンデンサCの電極にはスタンバイ電位VSTBが加わる。最後に述べたメモリセルMCでは蓄積コンデンサCにおける電圧が0Vに等しくないので、当該のメモリセルの読出が行なわれる。最後に述べたメモリセルMC内に記憶されたロジック状態に応じて、該メモリセルMCに接続されたビット線の電位が異なる作用を受ける。その結果相応の差信号が、所属のセンスアンプSAの両入力側に生じる。センスアンプSAは、前記の差信号を増幅し、集積化メモリ外へ向って転送する。それと同時に、増幅された差信号はセンスアンプSAにより、読出の際に読出されてメモリ内容が破壊されたメモリセルMCに再び書込まれる。
【0023】
セルフィールドARの上縁辺に配されている、図1に示すメモリにおけるすべてのセンスアンプSAに、第1の作動化線路Sbが配属されており、セルフィールドARの下方縁辺におけるセンスアンプSAには第2の作動化線路Stが配属されている。メモリアクセス中、作動化線路Sb,Stを介して次のようなセンスアンプSAのみが作動化される。則ち、所属のビット線BLi,bBLiに対してアクセスを行なうべきセンスアンプSAのみが作動化される。更にセンスアンプSAの作動化のために、センスアンプSAに所属の列選択信号LCSLKが供給され、その結果セルフィールドARの下方縁ないし上方縁におけるすべてのセンスアンプSAが同時に作動される訳ではなく、次のようなセンスアンプSAのみが作動化される。則ち、セルフィールドARの相応の側に配されており、更に、そのつどアドレッシングされた列に配属されたアンプSAのみが作動化される。本実施例のメモリでは、センスアンプSAの作動化は、アンドゲートAを用いて行なわれ、該アンドゲートAの出力側は、相応のセンスアンプSAの作動化入力側と接続されており、アンドゲートAの第1入力側は、夫々の列選択線路LCSLKに接続され、それの第2入力側は相応の上方の作動化線路Sbないし下方の作動化線路Stに接続されている。
【0024】
要するにここで述べたメモリでは、列選択線路LCSLKを介して同時に選択されるビット線対BLi,bBLiは、常に4つである。次いで、制御線路STBb,STBtを介して、それらの4つの選択されたビット線対のうちの2つのさらなるサブ選択が行なわれる。それから、作動化線路Sb,Stを介して、当該のビット線対に配属された2つのセンスアンプSAのみが作動化される。そのため本発明のメモリでは、列選択線路LCSLKのうちの1つに配属されたビット線路の数は、メモリアクセスの際に同時に作動化されるべきセンスアンプSAの数とは相違する。1つの共通の列選択線路LCSLKに配属されるビット線の数は、セルフィールドAR内で必要な列選択線路の総数ひいては列選択線路の所要面積を決定するが、前記のようにして、本発明によってこのビット線の数を、同時に作動化すべきセンスアンプSAの数の2倍に選択することができる。
【0025】
セルフィールドARの上方縁及び下方縁におけるセンスアンプSAはそれぞれ、異なった時点で作動化される異なる作動化線路Sb,Stに配属されているので、それのそのつどリチャージすべき線路容量は、両作動化線路を同時に作動化した場合の半分に過ぎない。これにより、メモリの消費電力の顕著な低減が行なわれ得る。それというのは、セルフィールドARの寸法は屡々非常に大きく、この理由から作動化線路Sb,Stが著しく長くなるからである。
【0026】
本発明の他の実施例では、該メモリが2つの動作モードを有するように構成することも できる。その際にはメモリは、第1の動作モードでは図1に基づいて説明したメモリのように機能し、第2の動作モードでは、両制御線路STBb,STBt、両プリチャージ制御線路PREb,PREtおよび両作動化線路Sb,Stがその都度同時に作動化または非作動化され、第2の動作モードでは1つの列のすべてのビット線路対に対して同時にメモリアクセスが行われるように構成される。その際、第1の動作モードでは、複数の列のうちの1つへのアクセスの際にアクティブになるセンスアンプSAの数は、第2の動作モードでアクティブになるセンスアンプSAの数の半分である。要するに、この実施例では、制御線路、プリチャージ制御線路及び作動化線路を用いて、種々のデータ幅及びメモリの種々の消費電力を両動作モードにて達成できる。
【0027】
本発明の他の実施例では、第3トランジスタを、第1トランジスタAの、夫々のセンスアンプSAから離隔したほうの側で、即ち、セルフィールドAR内に配することも可能である。勿論、セルフィールドAR内で利用できるスペースは一般に、それの縁ないし縁辺におけるより遙かに少ない。
【0028】
図2は、図1に示すメモリの異なったセクションを示す。図示されているのは、2つの隣接するセルフィールドAR1,AR2及び各セルフィールド内の各1つのビット線対BLi,bBLiである。図2から明らかなように、それぞれ1つのセンスアンプSA(そのうちの1つだけを図2に示す)が、2つのセルフィールドAR1,AR2におけるビット線対に配属されている。同一のセンスアンプSAに接続されたビット線対BLi,bBLiにはそれぞれ異なる列選択線路LCSLKが配属されている。さらに亦、図2から明らかなように、各センスアンプSAに配属された第3のトランジスタC及び第4のトランジスタDは、同様に各2つのビット線対に配属されている。
【0029】
【発明の効果】
本発明によれば、列選択線路の数とビット線の数との比が同じ場合、換言すれば、セルフィールドにおける列選択線路の所要面積が一定である場合、消費電力が公知手段に比して低減され得る前述の形式の集積化メモリを実現することができるという効果が奏される。
【図面の簡単な説明】
【図1】 本発明の集積化メモリの1つのセルフィールドのセクションの概要図。
【図2】 図1の集積化メモリの2つの隣接するセルフィールドの図1とは異なったセクションを示す概要図。
【符号の説明】
A トランジスタ、 AR セルフィールド、 B トランジスタ、 BLiビット線、 bLi ビット線、 C 蓄積コンデンサ、トランジスタ、 D トランジスタ、 LCSLK 列選択線路、 PREb プリチャージ線路、 PREt プリチャージ線路、 MC メモリセル、 Sb 作動化線路、 St 作動化線路、 STBb 制御線路、 STBt 制御線路、 SA センスアンプ、 T 選択トランジスタ、 VPRE プリチャージ電位、 VSTB スタンバイ電位、 WLi ワード線
Claims (1)
- 集積化メモリにおいて、
・セルフィールド(AR)内において、第1のビット線(BL0,bBL0,BL2,bBL2)および第2のビット線(BL1,bBL1,BL3,bBL3)とワード線(WL1)との交点に配置されたメモリセル(MC)と、
・該メモリセル(MC)からビット線(BLi,bBLi)に読み出されたデータを増幅するためのセンスアンプ(SA)と、
・第1のスイッチング素子(A)と、
・第2のスイッチング素子(B)と、
・列選択線路(LCSLk)と、
・第3のスイッチング素子(C)と、
・第1の制御線路(STBb)と、
・第2の制御線路(STBt)と、
・第4のスイッチング素子(D)と、
・第1のプリチャージ制御線路(PREb)と、
・第2のプリチャージ制御線路(PREt)とを有しており、
該メモリセル(MC)のうち1つのアドレシング時に、所属のビット線がスタンバイ電位(VSTB)を有している限りは、該メモリセル(MC)のメモリ内容は影響されず、
第1のビット線路ないしは第2のビット線路に所属するセンスアンプはそれぞれ、該セルフィールド(AR)の対向する側に配置され、
前記第1のスイッチング素子(A)を介して、各ビット線(BLi,bBLi)は所属のセンスアンプ(SA)に接続されており、
前記第1のスイッチング素子(A)は、該第1のスイッチング素子(A)の制御端子に第1の論理状態(1)が現れた場合に導通状態になり、
前記第2のスイッチング素子(B)を介して各ビット線(BLi,bBLi)は、第1のスイッチング素子(A)の所属のセンスアンプ(SA)と反対側でスタンバイ電位(VSTB)に接続されており、
前記第2のスイッチング素子(B)は、該第2のスイッチング素子(B)の制御端子に第2の論理状態(0)が現れた場合に導通状態になり、
前記列選択線路(LCSLk)はそれぞれ、第1のビット線(BL0,bBL0,BL2,bBL2)のうち少なくとも1つと、第2のビット線(BL1,bBL1,BL3,bBL3)のうち少なくとも1つと、前記センスアンプ(SA)の作動化入力端とに接続されており、
前記第3のスイッチング素子(C)は、該当のビット線(BLi,bBLi)の第1のスイッチング素子(A)の、所属のセンスアンプ(SA)と向かい合う側に配置されており、
前記第3のスイッチング素子(C)を介して、各ビット線(BLi,bBLi)はスタンバイ電位(VSTB)に接続されており、
前記第1の制御線路(STBb)はそれぞれ、第1のビット線(BL0,bBL0,BL2,bBL2)のすべての第3のスイッチング素子(C)の1つの制御入力端に接続されており、
前記第2の制御線路(STBt)はそれぞれ、第2のビット線(BL1,bBL1,BL3,bBL3)のすべての第3のスイッチング素子(C)の1つの制御入力端に接続されており、
前記第4のスイッチング素子(D)を介して、各ビット線路(BLi,bBLi)はプリチャージ電位(VPRE)に接続されており、
前記第1のプリチャージ線路(PREb)はそれぞれ、第1のビット線路(BL0,bBL0,BL2,bBL2)のすべての第4のスイッチング素子(D)の1つの制御入力 端に接続されており、
前記第2のプリチャージ線路(PREt)はそれぞれ、第2のビット線路(BL1,bBL2,BL3,bBL3)のすべての第4のスイッチング素子(D)の1つの制御入力端に接続されていることを特徴とする、集積化メモリ。
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