KR980005570A - 반도체 소자의 플러그(Plug) 형성 방법 - Google Patents

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Abstract

본 발명은 반도체 소자의 플러그 형성 방법에 관한 것으로, 플러그(Plug)를 형성하기 위한 식각 공정시 금속의 표면 거칠기에 의해 발생되는 불균일 식각을 방지하기 위하여 콘택 홀이 매립되도록 제1금속을 증착한 후 상기 제1금속막상에 상기 제1금속과의 식각 선택비가 크며 층 덮힘 특성이 열악한 제2금속을 증착한다. 그러므로 플러그를 형성하기 위한 식각 공정시 상기 제1금속의 표면 거칠기에 의해 발생되는 불균일 식각이 방지되어 잔류물의 생성이 방지되며, 따라서 금속층간의 접촉이 안정되어 소자의 전기적 특성 및 수율이 향상될 수 있는 반도체 소자의 플러그 형성 방법에 관한 것이다.

Description

반도체 소자의 플러그(Plug) 형성 방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제3a 내지 제3e도는 본 발명에 따른 반도체 소자의 플러그 형성 방법을 설명하기 위한 소자의 단면도.

Claims (10)

  1. 반도체 소자의 플러그 형성 방법에 있어서, 접합부가 형성된 실리콘 기판상에 절연층을 형성한 후 상기 접합부가 노출되도록 상기 절연층을 패터닝하여 콘택 홀을 형성하는 제1단계와 상기 제1단계로부터 전체 상부면에 베리어 금속층을 형성한 후 상기 콘택 홀이 매립되도록 전체 상부면에 제1금속을 증착하는 제2단계와 상기 제2단계로부터 상기 제1금속상에 상기 제1금속과의 식각 선택비가 크며 층 덮힘 특성이 열악한 제2금속을 증착하는 제3단계와 상기 제3단계로부터 식각 선택비 차이를 이용하여 상기 제2및 제1금속을 소정 두께 식각하는 제4단계와, 상기 제4단계로부터 상기 절연층의 표면이 노출되는 시점까지 나머지 두께의 상기 제1금속 및 베리어 금속층을 순차적으로 식각하는 제5단계로 이루어지는 것을 특징으로하는 반도체 소자의 플러그 형성 방법.
  2. 제1항에 있어서 상기 베리어 금속층은 티타늄(Ti) 및 티타늄 나이트라이드(TiN)가 순차적으로 증착된 것을 특징으로 하는 반도체 소자의 플라그 형성 방법.
  3. 제1항에 있어서 상기 제1금속은 텅스텐(W)인 것을 특징으로 하는 반도체 소자의 플러그 형성방법.
  4. 제1항에 있어서 상기 제2금속은 티타늄 나이트라이드(TiN), 코발트(Co), 크롬(Cr), 구리(Cu), 루테늄(Ru) 중 하나인 것을 특징으로 하는 반도체 소자의 플러그 형성 방법.
  5. 제1 또는 제4항에 있어서 상기 제2금속은 스퍼터링 방법에 의해 30 내지 100Å의 두께로 증착되는 것을 특징으로 하는 반도체 소자의 플러그 형성 방법.
  6. 제1항에 있어서 상기 제1금속과 상기 제2금속의 식각 선택비는 10내지 100:1인 것을 특징으로하는 반도체 소자의 플러그 형성 방법.
  7. 상기 제1금속과 상기 제2금속의 식각 선택비는 5 내지 50:1인 것을 특징으로 하는 반도체 소자의 플러그 형성 방법.
  8. 제1항에 있어서 상기 제4 및 제5단계의 식각 공정은 반응성 이온 식각 방법으로 실시되는 것을 특징으로 하는 반도체 소자의 플러그 형성방법.
  9. 제1항에 있어서 상기 제4 및 5단계의 식각 공정은 화학적 기계적 연마 방법으로 실시되는 것을 특징으로 하는 반도체 소자의 플러그 형성 방법.
  10. 제1항에 있어서 상기 제4 및 5단계의 식각 공정은 반응성 이온 식각 방법 및 화학적 기계적 연마 방법이 병행되어 실시되는 것을 특징으로 하는 반도체 소자의 플러그 형성방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019960024938A 1996-06-28 1996-06-28 반도체 소자의 플러그 형성 방법 KR100221584B1 (ko)

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