KR970707552A - 비트라인 레벨 둔감형 센스 증폭기(bitline level insensitive sense amplifier) - Google Patents

Abstract

메모리 회로의 두 비트라인(113, 115)간의 전압차를 검출하는 센스 증폭기(221)가 공개된다. 이 센스 증폭기는 상기 두 비트라인(113, 115)에 접속되어 있는 차동 증폭기(201,203)로 구성되어, 상기 비트라인(113, 115)에서 감지된 전압 레벨을 기초로 출력 신호를 발생한다. 상기 차동 증폭기(201, 203)는 각각 능동 부하(205, 207)와 전류원(209)을 통해 Vcc와 접지측에 접속되어 있다. 상기 비트라인(113, 115)에서 발견된, 증가된 공통 모드 전압 레벨의 문제를 처리하기 위해, 한쌍의 트랜지스터(223, 225)가 상기 능동 부하(205, 207)를 통해 상기 Vcc와 상기 차동 증폭기(201, 203)에 병렬로 접속되어 있다. 상기 트랜지스터중 하나의 트랜지스터의 게이트는 상기 비트라인(113, 115)중 하나의 비트라인에 접속되어 있고, 상기 트랜지스터중 다른 트랜지스터의 게이트는 상기 비트라인(113, 115)중 다른 하나의 비트라인에 접속되어 있다. 이들 두 트랜지스터(223, 225)가 설명한 바와 같이 상기 부하(205, 207)를 통해 병렬로 접속되어 있었으므로, 상기 차동 증폭기(201, 203)는 상기 비트라인(113, 115)로 발견된 상승된 공통 모드 레벨에 영향을 받지 않고 증가한다.

Description

비트라인 레벨 둔감형 센스 증폭기(BITLINE LEVEL INSENSITIVE SENSE AMPLIFIER)

본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음

제2도는 본 발명의 비트라인 레벨 둔감형 센스 증폭기의 본바람직한 실시예를 나타낸 전기 개략도, 제4도는 상기 종래 센스 증폭기와 상기 본 바람직한 실시예의 지연시간과 비트 라인 개시 전압의 관계를 나타낸 추가 도면.

Claims (17)

1. 메모리 회로의 제1신호라인과 제2신호 라인간의 차전압을 감지하는 회로에 있어서, 상기 제1 및 제2신호라인에 접속되어, 이 제1 및 제2신호라인에 응답하여 출력을 발생하는 차동 증폭기；제1전위와 상기 차동 증폭기에 접속되어 있는 부하；상기 제1전위와 상기 차동 증폭기에 접속되어, 상기 제2신호라인에 응답하는 제1전달 디바이스； 및 상기 제1전위와 상기 차동 증폭기에 접속되어, 상기 제1신호라인에 응답하는 제2전달 디바이스를 구비하고 있는 것을 특징으로 하는 회로
2. 제1항에 있어서, 제3전달 디바이스가 상기 제1전위와 상기 차동 증폭기에 접속되어, 인에이블 신호 라인에 응답하는 것을 특징으로 하는 회로
3. 제2항에 있어서, 상기 차동 증폭기는 또한 상기 부하와 상기 차동 증폭기 사이에 위치되어 있는 두 노드를 구비하고 있고, 그 출력은 이들 두 노드 중 한 노드인 것을 특징으로 하는 회로.
4. 제3항에 있어서, 제4전달 디바이스가 상기 두 노드사이에 접속되어, 인에이블 신호 라인에 응답하는 것을 특징으로 하는 회로
5. 제4항에 있어서, 제5전달 디바이스가 상기 차동 증폭기와 제2전위에 접속되어, 상기 인에이블 신호라인에 응답하고 전류원을 형성하는 것을 특징으로 하는 회로
6. 제5항에 있어서, 상기 차동 증폭기는 두 채널 트랜지스터를 구비하고 있는 것을 특징으로 하는 회로
7. 제6항에 있어서, 상기 부하는 전류 미러를 형성하고 있는 두 채널 트랜지스터를 구비하고 있는 것을 특징으로 하는 회로
8. 제7항에 있어서, 상기 제1, 제2, 및 제5전달 디바이스는 n채널 트랜지스터이고, 제3 및 제4전달 디바이스는 p채널 트랜지스터인 것을 특징으로 하는 회로.
9. 제1신호라인과 제2신호라인을 생성하는 메모리 회로에서, 이들 제1신호라인과 제2신호라인간의 전위차를 감시하는 방법에 있어서, 제1입력과 제2입력을 가지고 있는 차동 증폭기를 제공하는 단계로서, 상기 제1신호라인은 상기 제1입력에 접속되어 있고, 상기 제2신호라인은 상기 제2입력에 접속되어 있으며, 상기 차동 증폭기는 상기 제1 및 제2신호라인에 응답하여 출력을 발생하고, 상기 차동 증폭기는 부하를 통해 제3전위에 접속되어 있는 두 노드를 가지고 있는 단계；상기 두 노드중 한 노드와 상기 제3전위 사이에 제1전달 디바이스를 접속함으로써 상기 두 노드중 상기 한 노드의 제1전위를 유지하는 단계로서, 상기 제1전달 디바이스는 상기 제1전위가 상기 제2신호라인에 응답하여 상기 제1전달 디바이스에 의해 유지되도록 상기 제2신호라인에 응답하는 단계； 및 상기 두 노드중 다른 한 노드와 상기 제3전위 사이에 제2전달 디바이스를 접속함으로써 상기 두 노드중 상기 다른 한 노드의 제2전위를 유지하는 단계로서, 상기 제2전달 디바이스는 상기 제2전위가 상기 제2신호라인에 응답하여 상기 제2전달 디바이스에 의해 유지되도록 상기 제1신호라인에 응답하는 단계를 포함하고 있는 것을 특징으로 하는 방법.
10. 제9항에 있어서, 상기 두 노드사이에 인에이블 신호라인에 응답하는 제3전달 디바이스를 접속함으로써 상기 차등 증폭기가 인에이블되지 않는 동안 상기 제1전위와 상기 제2전위를 균등화하는 부가적인 단계를 포함하고 있는 것을 특징으로 하는 방법.
11. 제10항에 있어서, 상기 두 노드와 상기 제3전위 사이에 상기 인에이블 신호라인에 응압하는 제4전달 디바이스를 접속함으로써 상기 두 노드를 프리차지하는 부가적인 단계를 포함하고 있는 것을 특징으로 하는 방법.
12. 제11항에 있어서, 상기 출력은 상기 두 노드 중 한 노드인 것을 특징으로 하는 방법.
13. 제12항에 있어서, 상기 차동 증폭기는 상기 인에이블 라인에 응답하고 전류원을 형성하는 제5전달 디바이스를 통해 제4전위에 접속되어 있는 것을 특징으로 하는 방법.
14. 제13항에 있어서, 상기 차동 증폭기는 두 n채널 트랜지스터를 구비하고 있는 것을 특징으로 하는 방법.
15. 제14항에 있어서, 상기 부하는 전류미러를 형성하고 있는 두 p채널 트랜지스터를 구비하고 있는 것을 특징으로 하는 방법.
16. 제15항에 있어서, 상기 제1, 제2 및 제5전달 디바이스는 n채널 트랜지스터이고, 상기 제3 및 제4전달 디바이스는 p채널 트랜지스터인 것을 특징으로 하는 방법.
17. 메모리 회로의 제1비트라인과 제2비트라인간의 차전압을 감지하는 회로로서, 사이 제2비트라인이 상기 제1비트라인측으로 상보형 신호를 전달하는 회로에 있어서, 상기 제1 및 제2비트라인에 접속되어, 이 제1 및 제2비트라인에 응답하여 출력을 발생하는 차동 증폭기로서, 사이 제1비트라인에 응답하는 제1n채널 트랜지스터 및 상기 제2비트라인에 응답하는 제2n채널 트랜지스터를 포함하고 있고, 상기 제1 및 제2n채널 트랜지스터의 소오스는 함께 접속되어 있으며, 그 출력은 상기 제2n채널 트랜지스터의 드레인인 차동 증폭리; 제1전위와 상기 차동 증폭기에 접속되어 있는 부하로서, 제1p채널 트랜지스터와 제2p채널 트랜지스터로 구성되어 있고, 이 제1 및 제2p채널 트랜지스터의 게이트는 상기 제1p채널 트랜지스터의 드레인에 접속되어 있으며, 상기 제1p채널 트랜지스터의 드레인은 상기 제1n채널 트랜지스터의 드레인에 접속되어 있고, 상기 제2p채널 트랜지스터의 드레인은 상기 제2n채널 트랜지스터의 드레인에 접속되어 있으며, 상기 제1 및 제2p채널 트랜지스터의 소오스는 상기 제1전위에 접속되어 있는 부하；상기 차동 증폭기와 제2전위 사이에 접속되어, 인에이블 신호 라인에 응답하는 제3n채널 트랜지스터로 구성되어 있는 전류원；상기 제1 및 제2n채널 트랜지스터의 드레인들 사이에 접속되어, 상기 인에이블 신호라인에 응답하는 제3p채널 트랜지스터를 구비하고 있는 균등화 디바이스；상기 부하를 통해 상기 제1전위와 상기 제1n채널 트랜지스터의 드레인에 접속되어, 상기 제2비트라인에 응답하는 제4n채널 트랜지스터；상기 부하를 통해 상기 제1전위와 상기 제2n채널 트랜지스터의 드레인에 접속되어, 상기 제1비트라인에 응답하는 제5n채널 트랜지스터； 및 상기 부하를 통해 상기 제1전위와 상기 제2n 채널 트랜지스터의 드레인에 접속되어, 상기 인에이블 신호라인에 응답하는 제4채널 트랜지스터를 구비하고 있는 것을 특징으로 하는 회로.

    ※ 참고사항：최초출원 내용에 의하여 공개하는 것임.