KR960042742A - 센스앰프회로 - Google Patents

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KR960042742A
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박정훈
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Abstract

1. 청구 범위에 기재된 발명이 속한 기술분야
메모리의 데이타 비트를 감지증폭하는 센스앰프회로에 관한 것이다.
2. 발명이 해결하려고 하는 기술적 과제
하나의 센스앰프를 사용하여 다수의 레벨 상태를 순차적으로 감지하며 집적회로의 구현시 차지하는 면적을 작게 할 수 있는 페이지 구조의 반도체 메모리 소자에 적합한 감지회로를 제공함에 있다.
3. 발명의 해결방법의 요지
제1 및 제2출력노드 N10, N20 사이에 드레인-소오스통로가 연결되고 동화신호(EQ)를 게이트단자로 수신하는 등화 트랜지스터(Q9)와, 래치구조를 가지는 차동증폭회롤(60)를 포함한다.
4. 발명의 중요한 용도:반도체 메모리 소자의 센스앰프로서 사용된다.

Description

센스앰프회로
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제2도는 본 발명에 따르는 센스앰프의 회로도.

Claims (4)

  1. 반도체 메모리장치의 센스앰프에 있어서; 제1 및 제2출력노드와 풀다운노드를 가지며, 상기 제1출력노드와 상기 풀다운노드 사이에 드레인-소오스 통로가 각각 병렬로 접속된 N채널의 제1 및 제2트랜지스터와 P채널의 제1트랜지스터가 접속되고, 상기 제2출력노드와 상기 풀다운노드 사이에 드레인-소오스 통로가 각각 병렬로 접속된 N채널의 제3 및 제4트랜지스터와 P채널의 제2트랜지스터가 접속되고, 상기 N채널의 제1트랜지스터와 상기 P채널의 제2트랜지스터의 게이트들은 기준전압단자와 접속되고, 상기 N채널의 제3트랜지스터와 상기 P채널 제1트랜지스터의 게이트들은 데이터 입력단자와 접속되고, 상기 N채널의 제4트랜지스터의 게이트와 상기 N채널의 제2트랜지스터의 게이트들은 각각 상기 제1 및 제2출력노드와 접속되고, 상기 풀다운 노드와 접지단자 사이에는 인에이블 신호에 응답하는 풀다운 트랜지스터의 드레인-소오스통로가 접속되고, 전원공급 단자와 제1 및 제2출력노오드 사이에는 P채널의 제3 및 제4트랜지스터가 각각 접속되고 이들의 게이트들은 각각 상기 제2 및 제1출력노드와 접속됨을 특징으로 하는 센스앰프.
  2. 제1항에 있어서, 상기 제1출력노드와 상기 제2출력노드 사이에 드레인-소오스 통로가 접속되고 등화신호에 응답하는 P채널의 등화 트랜지스터를 더 가짐을 특징으로 하는 센스앰프.
  3. 제1항에 있어서, 상기 기준전압단자에는 상기 데이터 입력단자에 인가되는 전압레벨의 설정범위에 대응되는 전압이 제공되는 것을 특징으로 하는 센스앰프.
  4. 제3항에 있어서, 상기 대응되는 전압은 적어도 3단계이상의 설정범위로 구분되어 인가되는 것을 특징으로 하는 센스앰프.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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