JP2001006373A - 伝送回路とこれを用いた半導体集積回路及び半導体メモリ - Google Patents
伝送回路とこれを用いた半導体集積回路及び半導体メモリInfo
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- JP2001006373A JP2001006373A JP11176286A JP17628699A JP2001006373A JP 2001006373 A JP2001006373 A JP 2001006373A JP 11176286 A JP11176286 A JP 11176286A JP 17628699 A JP17628699 A JP 17628699A JP 2001006373 A JP2001006373 A JP 2001006373A
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- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
- H03K3/356—Bistable circuits
- H03K3/356104—Bistable circuits using complementary field-effect transistors
- H03K3/356113—Bistable circuits using complementary field-effect transistors using additional transistors in the input circuit
- H03K3/35613—Bistable circuits using complementary field-effect transistors using additional transistors in the input circuit the input circuit having a differential configuration
- H03K3/356139—Bistable circuits using complementary field-effect transistors using additional transistors in the input circuit the input circuit having a differential configuration with synchronous operation
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Abstract
(57)【要約】
【課題】 信号波形が鈍った場合でも、データ信号の伝
送時間を短縮する。また、信号配線（伝送線）の出口部
分のプリチャージ時間を短縮し、伝送サイクル時間を短
縮する。 【解決手段】 信号配線の電位を駆動回路によりプリチ
ャージ期間の時は例えば高電位に駆動し、判定期間の時
は駆動回路の入力信号に基づく出力電位に駆動し、かつ
配線の出口での電位差（‘Ｈ’−‘Ｌ’）が小さい場合
でも‘Ｈ’と‘Ｌ’の弁別が可能な受信回路を用いる。
また、信号配線（伝送線）の出口の部分に、信号線プリ
チャージ用のトランジスタを設ける。 【効果】 長い信号配線（伝送線）のデータ伝送時間、
伝送サイクル時間が短縮される。例えば、半導体メモリ
のアクセス時間が短縮される。
送時間を短縮する。また、信号配線（伝送線）の出口部
分のプリチャージ時間を短縮し、伝送サイクル時間を短
縮する。 【解決手段】 信号配線の電位を駆動回路によりプリチ
ャージ期間の時は例えば高電位に駆動し、判定期間の時
は駆動回路の入力信号に基づく出力電位に駆動し、かつ
配線の出口での電位差（‘Ｈ’−‘Ｌ’）が小さい場合
でも‘Ｈ’と‘Ｌ’の弁別が可能な受信回路を用いる。
また、信号配線（伝送線）の出口の部分に、信号線プリ
チャージ用のトランジスタを設ける。 【効果】 長い信号配線（伝送線）のデータ伝送時間、
伝送サイクル時間が短縮される。例えば、半導体メモリ
のアクセス時間が短縮される。
Description
【０００１】
【発明の属する技術分野】本発明は、長い配線の場合で
もデータを高速に伝送するのに好適な伝送回路とこれを
用いた半導体メモリ及び半導体集積回路に関する。
もデータを高速に伝送するのに好適な伝送回路とこれを
用いた半導体メモリ及び半導体集積回路に関する。
【０００２】
【従来の技術】半導体集積回路では、回路間の距離が長
く寄生容量が大きい配線、例えばバス配線やクロック配
線等を使用する伝送回路においては、高速伝送が可能な
伝送回路が望まれている。ＣＭＯＳ回路の場合では従来
の伝送回路として、図１７に示される回路が知られてい
る。同図で１０１は駆動回路であるダイナミックＣＭＯ
Ｓ回路、Ｗは寄生容量ＣＬと寄生抵抗ＲＬを考慮した配
線の等価回路、２０１は受信回路であるインバータ、φ
１は制御信号、ＩＮはデータ信号である。図１８にはそ
の動作波形が示される。図１７、及び図１８を用いて動
作を説明する。制御信号φ１が低電位ＶＳＳ（‘Ｌ’）
の時はプリチャージ期間で、高電位ＶＤＤ（‘Ｈ’）の
時は判定期間である。プリチャージ期間は駆動回路１０
１の出力Ｑ１が‘Ｈ’となる。そして制御信号φ１が
‘Ｌ’から‘Ｈ’に切り換わる時、データ信号ＩＮが
‘Ｈ’（実線）ならば、出力Ｑ１は放電されて‘Ｈ’か
ら‘Ｌ’に切り換わる。そして、配線Ｗの寄生容量ＣＬ
と寄生抵抗ＲＬの積から求まる時間（ＣＲ時定数）の影
響を受けて、配線Ｗの出口の出力Ｑ１Ｂが‘Ｈ’から
‘Ｌ’に切り換わる。そして、受信回路２０１は配線Ｗ
の出口の出力Ｑ１Ｂを受けて出力Ｑ２を出力する。一
方、制御信号φ１が‘Ｌ’から‘Ｈ’に切り換わる時、
データ信号ＩＮが‘Ｌ’（破線）ならば、出力Ｑ１及び
出力Ｑ１Ｂは放電されず‘Ｈ’に保持される。駆動回路
１０１のトランジスタは、出力部Ｑ１の寄生容量が大き
い程、ゲート幅の大きなトランジスタが使用され、出力
Ｑ１の充放電時間の短縮化が図られる。
く寄生容量が大きい配線、例えばバス配線やクロック配
線等を使用する伝送回路においては、高速伝送が可能な
伝送回路が望まれている。ＣＭＯＳ回路の場合では従来
の伝送回路として、図１７に示される回路が知られてい
る。同図で１０１は駆動回路であるダイナミックＣＭＯ
Ｓ回路、Ｗは寄生容量ＣＬと寄生抵抗ＲＬを考慮した配
線の等価回路、２０１は受信回路であるインバータ、φ
１は制御信号、ＩＮはデータ信号である。図１８にはそ
の動作波形が示される。図１７、及び図１８を用いて動
作を説明する。制御信号φ１が低電位ＶＳＳ（‘Ｌ’）
の時はプリチャージ期間で、高電位ＶＤＤ（‘Ｈ’）の
時は判定期間である。プリチャージ期間は駆動回路１０
１の出力Ｑ１が‘Ｈ’となる。そして制御信号φ１が
‘Ｌ’から‘Ｈ’に切り換わる時、データ信号ＩＮが
‘Ｈ’（実線）ならば、出力Ｑ１は放電されて‘Ｈ’か
ら‘Ｌ’に切り換わる。そして、配線Ｗの寄生容量ＣＬ
と寄生抵抗ＲＬの積から求まる時間（ＣＲ時定数）の影
響を受けて、配線Ｗの出口の出力Ｑ１Ｂが‘Ｈ’から
‘Ｌ’に切り換わる。そして、受信回路２０１は配線Ｗ
の出口の出力Ｑ１Ｂを受けて出力Ｑ２を出力する。一
方、制御信号φ１が‘Ｌ’から‘Ｈ’に切り換わる時、
データ信号ＩＮが‘Ｌ’（破線）ならば、出力Ｑ１及び
出力Ｑ１Ｂは放電されず‘Ｈ’に保持される。駆動回路
１０１のトランジスタは、出力部Ｑ１の寄生容量が大き
い程、ゲート幅の大きなトランジスタが使用され、出力
Ｑ１の充放電時間の短縮化が図られる。
【０００３】
【発明が解決しようとする課題】図１８の動作波形に示
される様に従来の伝送回路では、駆動回路１０１の出力
Ｑ１での立下がり時間は高速であり、遅延時間（ｔｐｄ
１）は小さい。しかし、配線Ｗの出口Ｑ１Ｂでは寄生容
量と寄生抵抗の影響により波形が鈍り、遅延時間（ｔｃ
ｒｆ）が発生する（受信回路のインバータの論理スレッ
ショルド電位を一般的な（ＶＤＤ／２）と仮定する場
合）。この配線の影響による遅延時間は配線の寄生容量
と寄生抵抗の積に比例して増加する。このため、配線が
長い場合はこの遅延時間が非常に大きく支配的となり、
半導体集積回路の性能が配線の影響による遅延時間によ
り律則されることになる。
される様に従来の伝送回路では、駆動回路１０１の出力
Ｑ１での立下がり時間は高速であり、遅延時間（ｔｐｄ
１）は小さい。しかし、配線Ｗの出口Ｑ１Ｂでは寄生容
量と寄生抵抗の影響により波形が鈍り、遅延時間（ｔｃ
ｒｆ）が発生する（受信回路のインバータの論理スレッ
ショルド電位を一般的な（ＶＤＤ／２）と仮定する場
合）。この配線の影響による遅延時間は配線の寄生容量
と寄生抵抗の積に比例して増加する。このため、配線が
長い場合はこの遅延時間が非常に大きく支配的となり、
半導体集積回路の性能が配線の影響による遅延時間によ
り律則されることになる。
【０００４】尚、波形が鈍る現象は、配線長が長い場合
のみに限定されない。配線長は短いが寄生容量が大き
く、駆動回路１０１にゲート幅の小さなトランジスタが
使用される場合でも起こる。
のみに限定されない。配線長は短いが寄生容量が大き
く、駆動回路１０１にゲート幅の小さなトランジスタが
使用される場合でも起こる。
【０００５】本発明の目的は、信号波形が鈍った場合で
も、データ信号の伝送時間を短縮することにある。ま
た、信号配線（伝送線）の出口の部分のプリチャージ時
間を短縮し、伝送サイクル時間を短縮することにある。
も、データ信号の伝送時間を短縮することにある。ま
た、信号配線（伝送線）の出口の部分のプリチャージ時
間を短縮し、伝送サイクル時間を短縮することにある。
【０００６】
【課題を解決するための手段】上記目的は、上記配線の
電位を上記駆動回路によりプリチャージ期間の時は高電
位に駆動し、判定期間の時は上記駆動回路の入力信号に
基づく出力電位に駆動し、かつ配線Ｗの出口Ｑ１Ｂでの
電位差（‘Ｈ’−‘Ｌ’）が小さい場合でも‘Ｈ’と
‘Ｌ’の弁別が可能な受信回路を用いることにより達成
される。また、信号配線（伝送線）の出口部分に、信号
線プリチャージ用のトランジスタを設けることにより達
成される。
電位を上記駆動回路によりプリチャージ期間の時は高電
位に駆動し、判定期間の時は上記駆動回路の入力信号に
基づく出力電位に駆動し、かつ配線Ｗの出口Ｑ１Ｂでの
電位差（‘Ｈ’−‘Ｌ’）が小さい場合でも‘Ｈ’と
‘Ｌ’の弁別が可能な受信回路を用いることにより達成
される。また、信号配線（伝送線）の出口部分に、信号
線プリチャージ用のトランジスタを設けることにより達
成される。
【０００７】
【発明の実施の形態】図１には本発明の第１の実施例が
示される。本実施例は図１７に示される従来例に比べ受
信回路が相違する。本実施例の受信回路２０１は、１つ
の入力信号を受けて、遅延時間がほぼ等しい真及びその
相補出力を得るダイナミック形の論理回路である（以下
ではソース・カップル論理回路：Source-Coupled-Logi
c；ＳＣＬ回路と呼ぶ）。ＳＣＬ回路の詳細は特開平１
０−１５０３５８号公報、及びＵＳＰ５２９１０７６、
及びＵＳＰ５３７３２０３に示されている。その内のラ
ッチ機能を有する回路（ラッチ形ＳＣＬ回路）が図１の
受信回路２０１に示される。その回路動作を説明する。
受信回路２０１のトランジスタは、ＭＰ２Ｌ,ＭＰ２Ｒ
がプリチャージ用、ＭＰＦＬ,ＭＰＦＲがレベル補償
用、ＭＮＦＬ,ＭＮＦＲがラッチ用、ＭＮ２１が入力
用、ＭＮＢが参照用、ＭＮＤが活性化用とされる。制御
信号φ２が低電位（プリチャージ状態）の時、プリチャ
ージ用トランジスタＭＰ２Ｌ,ＭＰ２Ｒは導通であり、
相補出力ノード（Ｑ２,／Ｑ２）及び参照用トランジス
タＭＮＢのゲートが高電位ＶＤＤにチャージされる。次
に制御信号φ２が低電位から高電位（判定状態）に切り
換わる時、入力Ｑ１Ｂが低電位ならばトランジスタＭＮ
２１の導通よりＭＮＢの導通の方が強く、出力ノードＱ
２は低電位に放電され、ノード／Ｑ２は高電位のままで
ある。一方、入力Ｑ１Ｂが高電位ならば初期はトランジ
スタＭＮ２１とＭＮＢの導通の強さが等しく、出力ノー
ドＱ２,／Ｑ２は共に低下を始める。しかし、出力ノー
ド／Ｑ２が低下を始めるとトランジスタＭＮＢの導通よ
りＭＮ２１の導通の方が強くなり、出力ノード／Ｑ２は
低電位に放電され、出力ノードＱ２はレベル補償用トラ
ンジスタＭＰＦＲにより高電位に復帰される。すなわ
ち、本ＳＣＬ回路は１つの入力信号を受けて、それが高
電位か低電位かを弁別し、遅延時間がほぼ等しい相補信
号を出力することができる。
示される。本実施例は図１７に示される従来例に比べ受
信回路が相違する。本実施例の受信回路２０１は、１つ
の入力信号を受けて、遅延時間がほぼ等しい真及びその
相補出力を得るダイナミック形の論理回路である（以下
ではソース・カップル論理回路：Source-Coupled-Logi
c；ＳＣＬ回路と呼ぶ）。ＳＣＬ回路の詳細は特開平１
０−１５０３５８号公報、及びＵＳＰ５２９１０７６、
及びＵＳＰ５３７３２０３に示されている。その内のラ
ッチ機能を有する回路（ラッチ形ＳＣＬ回路）が図１の
受信回路２０１に示される。その回路動作を説明する。
受信回路２０１のトランジスタは、ＭＰ２Ｌ,ＭＰ２Ｒ
がプリチャージ用、ＭＰＦＬ,ＭＰＦＲがレベル補償
用、ＭＮＦＬ,ＭＮＦＲがラッチ用、ＭＮ２１が入力
用、ＭＮＢが参照用、ＭＮＤが活性化用とされる。制御
信号φ２が低電位（プリチャージ状態）の時、プリチャ
ージ用トランジスタＭＰ２Ｌ,ＭＰ２Ｒは導通であり、
相補出力ノード（Ｑ２,／Ｑ２）及び参照用トランジス
タＭＮＢのゲートが高電位ＶＤＤにチャージされる。次
に制御信号φ２が低電位から高電位（判定状態）に切り
換わる時、入力Ｑ１Ｂが低電位ならばトランジスタＭＮ
２１の導通よりＭＮＢの導通の方が強く、出力ノードＱ
２は低電位に放電され、ノード／Ｑ２は高電位のままで
ある。一方、入力Ｑ１Ｂが高電位ならば初期はトランジ
スタＭＮ２１とＭＮＢの導通の強さが等しく、出力ノー
ドＱ２,／Ｑ２は共に低下を始める。しかし、出力ノー
ド／Ｑ２が低下を始めるとトランジスタＭＮＢの導通よ
りＭＮ２１の導通の方が強くなり、出力ノード／Ｑ２は
低電位に放電され、出力ノードＱ２はレベル補償用トラ
ンジスタＭＰＦＲにより高電位に復帰される。すなわ
ち、本ＳＣＬ回路は１つの入力信号を受けて、それが高
電位か低電位かを弁別し、遅延時間がほぼ等しい相補信
号を出力することができる。
【０００８】上記ラッチ形ＳＣＬ回路の入出力特性が図
２（ａ）に示される。この図から、論理スレッショルド
電位が高電位ＶＤＤから約０.２Ｖ低い電位であること
が分かる。従って、例えばＯＲ出力Ｑ２は、入力電位が
高電位ＶＤＤならば出力電位は高電位ＶＤＤとなり、入
力電位が高電位ＶＤＤから約０.３Ｖ以上低い電位なら
ば、出力電位は低電位ＶＳＳになり、ＮＯＲ出力／Ｑ２
は、この逆となる。この様に、論理スレッショルド電位
が高電位ＶＤＤ側にある理由は、受信回路２０１がラッ
チ機能を有するため増幅度が大きく且つ参照用トランジ
スタＭＮＢのゲート電位（参照電位）が、初期は高電位
ＶＤＤであるためである。
２（ａ）に示される。この図から、論理スレッショルド
電位が高電位ＶＤＤから約０.２Ｖ低い電位であること
が分かる。従って、例えばＯＲ出力Ｑ２は、入力電位が
高電位ＶＤＤならば出力電位は高電位ＶＤＤとなり、入
力電位が高電位ＶＤＤから約０.３Ｖ以上低い電位なら
ば、出力電位は低電位ＶＳＳになり、ＮＯＲ出力／Ｑ２
は、この逆となる。この様に、論理スレッショルド電位
が高電位ＶＤＤ側にある理由は、受信回路２０１がラッ
チ機能を有するため増幅度が大きく且つ参照用トランジ
スタＭＮＢのゲート電位（参照電位）が、初期は高電位
ＶＤＤであるためである。
【０００９】次に、第１の実施例の動作を図１、及び図
２を用いて説明する。簡単化のため、データ信号ＩＮが
高電位の場合に限定することと、受信回路２０１の出力
が出力ノードＱ２から取り出されることを前提に説明す
る。制御信号φ１が低電位から高電位（判定状態）に切
り換わると、配線Ｗの出口Ｑ１Ｂでは従来例で説明の様
に寄生容量と寄生抵抗の影響により波形が鈍る。また、
制御信号φ２が低電位の時、受信回路２０１はプリチャ
ージ状態であり、配線Ｗの電位に無関係に受信回路２０
１の出力Ｑ２は高電位である。そして、制御信号φ２の
入力タイミングは、図２（ａ）で前述した理由により、
配線Ｗの出口Ｑ１Ｂの電位が高電位から約０.３Ｖ低下
したタイミングで充分である。これにより出力Ｑ２は短
時間で高電位から低電位となる（図２（ｂ）実線で示
す）。一方、従来例の場合では配線Ｗの出口Ｑ１Ｂの電
位が（ＶＤＤ／２）電位より低下しないと出力が反転動
作を完了しないため、出力Ｑ２の破線で示す様に遅延時
間が大きい。このため、本実施例の方が遅延時間の差分
（Δｔ）だけ高速化される。尚、制御信号φ１の入力タ
イミングより、任意の時間だけ遅れた後、制御信号φ２
が入力される様に配慮する必要がある。
２を用いて説明する。簡単化のため、データ信号ＩＮが
高電位の場合に限定することと、受信回路２０１の出力
が出力ノードＱ２から取り出されることを前提に説明す
る。制御信号φ１が低電位から高電位（判定状態）に切
り換わると、配線Ｗの出口Ｑ１Ｂでは従来例で説明の様
に寄生容量と寄生抵抗の影響により波形が鈍る。また、
制御信号φ２が低電位の時、受信回路２０１はプリチャ
ージ状態であり、配線Ｗの電位に無関係に受信回路２０
１の出力Ｑ２は高電位である。そして、制御信号φ２の
入力タイミングは、図２（ａ）で前述した理由により、
配線Ｗの出口Ｑ１Ｂの電位が高電位から約０.３Ｖ低下
したタイミングで充分である。これにより出力Ｑ２は短
時間で高電位から低電位となる（図２（ｂ）実線で示
す）。一方、従来例の場合では配線Ｗの出口Ｑ１Ｂの電
位が（ＶＤＤ／２）電位より低下しないと出力が反転動
作を完了しないため、出力Ｑ２の破線で示す様に遅延時
間が大きい。このため、本実施例の方が遅延時間の差分
（Δｔ）だけ高速化される。尚、制御信号φ１の入力タ
イミングより、任意の時間だけ遅れた後、制御信号φ２
が入力される様に配慮する必要がある。
【００１０】図３には本発明の実施例に用いられる別の
駆動回路１０１が示される。同図（ａ）は図１の第1の
実施例に示される駆動回路１０１のトランジスタＭＮ１
１とＭＮ１２が置換される構成である。（ｂ）は（ａ）
にトランジスタＭＰ１２が追加され、そのゲートがデー
タ信号ＩＮに接続され、そのソースがトランジスタＭＮ
１２のドレインに接続される構成。（ｃ）も（ａ）にト
ランジスタＭＰ１２が追加され、そのゲートがデータ信
号ＩＮに接続され、そのソースが この場合、出力Ｑ１
に接続される構成である。（ａ）、及び（ｂ）はデータ
信号ＩＮが低電位の時、制御信号φ１が高電位（判定期
間）になると、判定期間中、出力Ｑ１がフローティング
状態になる。しかし、（ｃ）はフローティング状態を防
止できる構成である。（ａ）〜（ｃ）は何れも一般的な
回路である。（ｄ）はＳＣＬ回路であり、図１の第1の
実施例に示されるラッチ形ＳＣＬ回路に対し、ラッチ用
トランジスタＭＮＦＬ,ＭＮＦＲが削除される点が相違
する。
駆動回路１０１が示される。同図（ａ）は図１の第1の
実施例に示される駆動回路１０１のトランジスタＭＮ１
１とＭＮ１２が置換される構成である。（ｂ）は（ａ）
にトランジスタＭＰ１２が追加され、そのゲートがデー
タ信号ＩＮに接続され、そのソースがトランジスタＭＮ
１２のドレインに接続される構成。（ｃ）も（ａ）にト
ランジスタＭＰ１２が追加され、そのゲートがデータ信
号ＩＮに接続され、そのソースが この場合、出力Ｑ１
に接続される構成である。（ａ）、及び（ｂ）はデータ
信号ＩＮが低電位の時、制御信号φ１が高電位（判定期
間）になると、判定期間中、出力Ｑ１がフローティング
状態になる。しかし、（ｃ）はフローティング状態を防
止できる構成である。（ａ）〜（ｃ）は何れも一般的な
回路である。（ｄ）はＳＣＬ回路であり、図１の第1の
実施例に示されるラッチ形ＳＣＬ回路に対し、ラッチ用
トランジスタＭＮＦＬ,ＭＮＦＲが削除される点が相違
する。
【００１１】この構成の場合、ラッチ機能は失われる
（非ラッチ形ＳＣＬ回路）。これらＳＣＬ回路（ラッチ
形、非ラッチ形の両方）は、（ａ）〜（ｃ）の駆動回路
と同様、プリチャージ期間の時はその出力電位を高電位
に駆動し、判定期間の時はその出力電位を入力信号に基
づく出力電位に駆動する。尚、非ラッチ形ＳＣＬ回路
は、受信回路としても用いることができる。しかし、ラ
ッチ形ＳＣＬ回路に比べ増幅度が小さく、かつ論理スレ
ッショルド電位が（ｅ）で示される様に低くなる。従っ
て、入力電位が低電位か高電位かを弁別するためには、
ラッチ形ＳＣＬ回路より大きな入力電位の変化が必要で
ある。このため、入力信号Ｑ１Ｂと制御信号φ２のタイ
ミングマージンは、ラッチ形ＳＣＬ回路より大きいマー
ジンが必要となる。従って、ラッチ形ＳＣＬ回路の方が
遅延時間の短縮化に有利である。尚、（ａ）〜（ｄ）
は、何れもその出力信号がプリチャージ期間と判定期間
を有する信号となる回路であり、その様な回路であれば
如何なる構成であれ駆動回路として適用可能である。
（非ラッチ形ＳＣＬ回路）。これらＳＣＬ回路（ラッチ
形、非ラッチ形の両方）は、（ａ）〜（ｃ）の駆動回路
と同様、プリチャージ期間の時はその出力電位を高電位
に駆動し、判定期間の時はその出力電位を入力信号に基
づく出力電位に駆動する。尚、非ラッチ形ＳＣＬ回路
は、受信回路としても用いることができる。しかし、ラ
ッチ形ＳＣＬ回路に比べ増幅度が小さく、かつ論理スレ
ッショルド電位が（ｅ）で示される様に低くなる。従っ
て、入力電位が低電位か高電位かを弁別するためには、
ラッチ形ＳＣＬ回路より大きな入力電位の変化が必要で
ある。このため、入力信号Ｑ１Ｂと制御信号φ２のタイ
ミングマージンは、ラッチ形ＳＣＬ回路より大きいマー
ジンが必要となる。従って、ラッチ形ＳＣＬ回路の方が
遅延時間の短縮化に有利である。尚、（ａ）〜（ｄ）
は、何れもその出力信号がプリチャージ期間と判定期間
を有する信号となる回路であり、その様な回路であれば
如何なる構成であれ駆動回路として適用可能である。
【００１２】以下では、上記ＳＣＬ回路（ラッチ形、非
ラッチ形の両方）の入力用トランジスタＭＮ２１と、参
照用トランジスタＭＮＢがソースカップルされて成る部
分を、スイッチ部ＳＷとし、スイッチ部ＳＷ内の入力用
トランジスタＭＮ２１の部分を論理回路ブロックＬＢと
し、プリチャージ用トランジスタＭＰ２Ｌ,ＭＰ２Ｒ
と、レベル補償用トランジスタＭＰＦＬ,ＭＰＦＲから
成る部分を負荷部とし、活性化用トランジスタＭＮＤか
ら成る部分を活性化回路とする。
ラッチ形の両方）の入力用トランジスタＭＮ２１と、参
照用トランジスタＭＮＢがソースカップルされて成る部
分を、スイッチ部ＳＷとし、スイッチ部ＳＷ内の入力用
トランジスタＭＮ２１の部分を論理回路ブロックＬＢと
し、プリチャージ用トランジスタＭＰ２Ｌ,ＭＰ２Ｒ
と、レベル補償用トランジスタＭＰＦＬ,ＭＰＦＲから
成る部分を負荷部とし、活性化用トランジスタＭＮＤか
ら成る部分を活性化回路とする。
【００１３】図４（ａ）〜（ｈ）には本発明の実施例に
用いられる受信回路のスイッチ部ＳＷの別の構成が示さ
れる。（ａ）は、論理回路ブロックＬＢが複数の並列接
続されるトランジスタから成る。この場合、出力Ｑには
ＯＲ論理結果が得られ、出力／ＱにはＮＯＲ論理結果が
得られる。（ｂ）は、論理回路ブロックＬＢが複数の縦
積み接続されるトランジスタから成る。この場合、出力
ＱにはＡＮＤ論理結果が得られ、出力／ＱにはＮＡＮＤ
論理結果が得られる。（ｃ）は、論理回路ブロックＬＢ
が各入力ＩＮ１,ＩＮ２を受ける２個の縦積み接続され
るトランジスタの組と、その相補入力を受ける２個の縦
積み接続されるトランジスタの組から成る。この場合、
出力ＱにはＸＯＲ論理結果が得られ、出力／Ｑにはその
逆の論理結果が得られる。（ｄ）も結線は異なるが
（ｃ）と同じ論理結果を得る構成である。（ｅ）は、論
理回路ブロックＬＢへの入力が選択回路ＳＥＬを介して
入力される構成である。何れの信号を論理回路ブロック
ＬＢへ伝送するかは選択信号Ｓ１〜Ｓｍで制御される。
（ｆ）は（ｃ）と構成が似ているが、入力信号に選択信
号Ｓ１〜Ｓｍを用いているため、機能は（ｅ）と同じで
ある。一方、例えば（ａ）、（ｅ）の様に入力用の電界
効果トランジスタＭＮ１、及び参照用の電界効果トラン
ジスタＭＮＢが縦積みされない構成の場合、各トランジ
スタはバイポーラトランジスタに置換することが可能で
ある。この場合、電界効果トランジスタよりバイポーラ
トランジスタの方が、電流スイッチ性能が高いため増幅
度が大きい。この場合の負荷部は、バイポーラトランジ
スタが飽和しない様に、例えば図５（ｄ）に示される構
成の負荷が用いられる。上記（ａ）〜（ｆ）は、非ラッ
チ形のＳＣＬ回路に適用される例が示されるが、ラッチ
形のＳＣＬ回路にも同様に適用されることは明らかであ
る。１例として、上記（ａ）に対応する例が（ｇ）、及
び（ｈ）に示される。（ｇ）は参照用トランジスタＭＮ
Ｂのゲートが、図１の第１の実施例の受信回路２０１と
同様、ノード１（出力／Ｑ）に接続される。また（ｈ）
は参照用トランジスタＭＮＢのゲートが、論理回路ブロ
ックＬＢの一方の端子であるノード４に接続される。
（ｈ）の場合、プリチャージ時の参照用トランジスタＭ
ＮＢのゲート電位が高電位ＶＤＤより、しきい電圧だけ
低下した電位となるため、論理スレッショルド電位も低
下するから、（ｇ）の方が高速化の点で有利である。
用いられる受信回路のスイッチ部ＳＷの別の構成が示さ
れる。（ａ）は、論理回路ブロックＬＢが複数の並列接
続されるトランジスタから成る。この場合、出力Ｑには
ＯＲ論理結果が得られ、出力／ＱにはＮＯＲ論理結果が
得られる。（ｂ）は、論理回路ブロックＬＢが複数の縦
積み接続されるトランジスタから成る。この場合、出力
ＱにはＡＮＤ論理結果が得られ、出力／ＱにはＮＡＮＤ
論理結果が得られる。（ｃ）は、論理回路ブロックＬＢ
が各入力ＩＮ１,ＩＮ２を受ける２個の縦積み接続され
るトランジスタの組と、その相補入力を受ける２個の縦
積み接続されるトランジスタの組から成る。この場合、
出力ＱにはＸＯＲ論理結果が得られ、出力／Ｑにはその
逆の論理結果が得られる。（ｄ）も結線は異なるが
（ｃ）と同じ論理結果を得る構成である。（ｅ）は、論
理回路ブロックＬＢへの入力が選択回路ＳＥＬを介して
入力される構成である。何れの信号を論理回路ブロック
ＬＢへ伝送するかは選択信号Ｓ１〜Ｓｍで制御される。
（ｆ）は（ｃ）と構成が似ているが、入力信号に選択信
号Ｓ１〜Ｓｍを用いているため、機能は（ｅ）と同じで
ある。一方、例えば（ａ）、（ｅ）の様に入力用の電界
効果トランジスタＭＮ１、及び参照用の電界効果トラン
ジスタＭＮＢが縦積みされない構成の場合、各トランジ
スタはバイポーラトランジスタに置換することが可能で
ある。この場合、電界効果トランジスタよりバイポーラ
トランジスタの方が、電流スイッチ性能が高いため増幅
度が大きい。この場合の負荷部は、バイポーラトランジ
スタが飽和しない様に、例えば図５（ｄ）に示される構
成の負荷が用いられる。上記（ａ）〜（ｆ）は、非ラッ
チ形のＳＣＬ回路に適用される例が示されるが、ラッチ
形のＳＣＬ回路にも同様に適用されることは明らかであ
る。１例として、上記（ａ）に対応する例が（ｇ）、及
び（ｈ）に示される。（ｇ）は参照用トランジスタＭＮ
Ｂのゲートが、図１の第１の実施例の受信回路２０１と
同様、ノード１（出力／Ｑ）に接続される。また（ｈ）
は参照用トランジスタＭＮＢのゲートが、論理回路ブロ
ックＬＢの一方の端子であるノード４に接続される。
（ｈ）の場合、プリチャージ時の参照用トランジスタＭ
ＮＢのゲート電位が高電位ＶＤＤより、しきい電圧だけ
低下した電位となるため、論理スレッショルド電位も低
下するから、（ｇ）の方が高速化の点で有利である。
【００１４】図５（ａ）〜（ｄ）には本発明の実施例に
用いられる受信回路の別の負荷部が示される。（ａ）
は、プリチャージ用トランジスタＭＰ２Ｌ,ＭＰ２Ｒの
ゲートが、別の制御信号φ２Ｂで駆動される。制御信号
φ２よりφ２Ｂを早いタイミングで駆動することで、一
般のドミノ回路と同様、同じタイミングで駆動するより
ＳＣＬ回路の高速化が図られる。（ｂ）には、レベル補
償用トランジスタＭＰＦＬが削除される構成が示され
る。この場合、出力ノード／Ｑが判定期間の間中、フロ
ーティング状態になるが必要不可欠ではない。従って、
面積低減の効果がある。（ｃ）は、プリチャージ用トラ
ンジスタＭＰ２Ｌ,ＭＰ２Ｒのゲートが、常に低電位Ｖ
ＳＳで駆動される。この場合、出力（Ｑ,／Ｑ）の信号
振幅がフル振幅ではなく、任意の振幅に設定可能とな
る。その振幅が小さい場合は（ｄ）の様に、レベル補償
用トランジスタＭＰＦＬ,ＭＰＦＲが不要となり、面積
低減の効果がある。
用いられる受信回路の別の負荷部が示される。（ａ）
は、プリチャージ用トランジスタＭＰ２Ｌ,ＭＰ２Ｒの
ゲートが、別の制御信号φ２Ｂで駆動される。制御信号
φ２よりφ２Ｂを早いタイミングで駆動することで、一
般のドミノ回路と同様、同じタイミングで駆動するより
ＳＣＬ回路の高速化が図られる。（ｂ）には、レベル補
償用トランジスタＭＰＦＬが削除される構成が示され
る。この場合、出力ノード／Ｑが判定期間の間中、フロ
ーティング状態になるが必要不可欠ではない。従って、
面積低減の効果がある。（ｃ）は、プリチャージ用トラ
ンジスタＭＰ２Ｌ,ＭＰ２Ｒのゲートが、常に低電位Ｖ
ＳＳで駆動される。この場合、出力（Ｑ,／Ｑ）の信号
振幅がフル振幅ではなく、任意の振幅に設定可能とな
る。その振幅が小さい場合は（ｄ）の様に、レベル補償
用トランジスタＭＰＦＬ,ＭＰＦＲが不要となり、面積
低減の効果がある。
【００１５】図６（ａ）〜（ｃ）には本発明の実施例に
用いられる受信回路の別の活性化回路が示される。
（ａ）は活性化回路ＤＶがトランジスタＭＰＤとＭＮＤ
から成るインバータで構成される。その入力は制御信号
φ２に接続され、その出力はＳＣＬ回路のソースカップ
ル部のノード３に接続される。上記トランジスタＭＰＤ
が無い場合、ノード３は、参照用トランジスタＭＮＢの
みでプリチャージされる。しかし、トランジスタＭＰＤ
が有る場合、ＭＰＤとＭＮＢの両方のトランジスタでプ
リチャージされる。このため、ノード３及び出力ノード
Ｑのプリチャージ時間が短縮される。（ｂ）は、活性化
回路ＤＶが複数入力のＮＡＮＤ回路（図では例として２
入力で示す）から成る。この構成では制御信号φ２が活
性化の状態（高電位）になった場合でも、ＳＣＬ回路は
ＮＡＮＤ回路の入力が全て高電位の時のみしか活性化さ
れず、それ以外は活性化されないので消費電力が低減さ
れる。（ｃ）は（ｂ）の変形であり、トランジスタＭＰ
Ｄ２が削除される構成である。この場合、データ信号Ｉ
Ｎが低電位で制御信号φ２が活性化の状態（高電位）に
なると、ノード３がフローティング状態となるが、トラ
ンジスタＭＰＤ２は必要不可欠ではない。
用いられる受信回路の別の活性化回路が示される。
（ａ）は活性化回路ＤＶがトランジスタＭＰＤとＭＮＤ
から成るインバータで構成される。その入力は制御信号
φ２に接続され、その出力はＳＣＬ回路のソースカップ
ル部のノード３に接続される。上記トランジスタＭＰＤ
が無い場合、ノード３は、参照用トランジスタＭＮＢの
みでプリチャージされる。しかし、トランジスタＭＰＤ
が有る場合、ＭＰＤとＭＮＢの両方のトランジスタでプ
リチャージされる。このため、ノード３及び出力ノード
Ｑのプリチャージ時間が短縮される。（ｂ）は、活性化
回路ＤＶが複数入力のＮＡＮＤ回路（図では例として２
入力で示す）から成る。この構成では制御信号φ２が活
性化の状態（高電位）になった場合でも、ＳＣＬ回路は
ＮＡＮＤ回路の入力が全て高電位の時のみしか活性化さ
れず、それ以外は活性化されないので消費電力が低減さ
れる。（ｃ）は（ｂ）の変形であり、トランジスタＭＰ
Ｄ２が削除される構成である。この場合、データ信号Ｉ
Ｎが低電位で制御信号φ２が活性化の状態（高電位）に
なると、ノード３がフローティング状態となるが、トラ
ンジスタＭＰＤ２は必要不可欠ではない。
【００１６】次に、受信回路の入力信号線が相補信号線
対である例が、第２の実施例として図７に示される。本
実施例は図１に示される第１の実施例に比べ、駆動回路
１０１及び信号配線Ｗが各々２つ有する点と、受信回路
２０１の参照用トランジスタのゲートが信号配線Ｗの相
補信号配線Ｗ２に接続される点が相違する。各駆動回路
１０１には、入力信号として真及びその相補信号が各々
入力される。本受信回路２０１では図８の入出力特性に
示される様に、論理スレッショルド電位が高電位から数
１０ｍＶ低い電位であるため、相補信号線対である配線
Ｗと配線Ｗ２の電位差が０.１Ｖ以上ならば低電位と高
電位の弁別が可能である。従って、入力信号と制御信号
φ２のタイミングマージンが、図１に示される第１の実
施例の受信回路２０１より短縮できるため、よりいっそ
う高速化が図られる。但し、駆動回路、及び信号配線が
２倍に増加する煩雑さを代償とすることで実現される。
尚、この様な参照用トランジスタＭＮＢのゲートが信号
配線Ｗの相補信号配線Ｗ２に接続される構成は、上記の
全ＳＣＬ回路の受信回路に対しても適用可能である。図
９には上記第２の実施例に用いられる別の受信回路が示
される。本図の受信回路は一般的なラッチ形センスアン
プであり、上記第２の実施例の受信回路と同様の入出力
特性を有する。従って、入力信号Ｑ１Ｂ,Ｑ１１Ｂと制
御信号φ２のタイミングマージンを、上記第２の実施例
の受信回路と同様に短縮できるため、高速化が図られ
る。しかし、本実施例では入力ノードが出力ノードでも
あるため、入力信号線がフル振幅に駆動されるので、図
７に示される第２の実施例より、消費電力が大きい。
尚、前記全ての受信回路２０１は駆動回路１０１として
も適用可能である。
対である例が、第２の実施例として図７に示される。本
実施例は図１に示される第１の実施例に比べ、駆動回路
１０１及び信号配線Ｗが各々２つ有する点と、受信回路
２０１の参照用トランジスタのゲートが信号配線Ｗの相
補信号配線Ｗ２に接続される点が相違する。各駆動回路
１０１には、入力信号として真及びその相補信号が各々
入力される。本受信回路２０１では図８の入出力特性に
示される様に、論理スレッショルド電位が高電位から数
１０ｍＶ低い電位であるため、相補信号線対である配線
Ｗと配線Ｗ２の電位差が０.１Ｖ以上ならば低電位と高
電位の弁別が可能である。従って、入力信号と制御信号
φ２のタイミングマージンが、図１に示される第１の実
施例の受信回路２０１より短縮できるため、よりいっそ
う高速化が図られる。但し、駆動回路、及び信号配線が
２倍に増加する煩雑さを代償とすることで実現される。
尚、この様な参照用トランジスタＭＮＢのゲートが信号
配線Ｗの相補信号配線Ｗ２に接続される構成は、上記の
全ＳＣＬ回路の受信回路に対しても適用可能である。図
９には上記第２の実施例に用いられる別の受信回路が示
される。本図の受信回路は一般的なラッチ形センスアン
プであり、上記第２の実施例の受信回路と同様の入出力
特性を有する。従って、入力信号Ｑ１Ｂ,Ｑ１１Ｂと制
御信号φ２のタイミングマージンを、上記第２の実施例
の受信回路と同様に短縮できるため、高速化が図られ
る。しかし、本実施例では入力ノードが出力ノードでも
あるため、入力信号線がフル振幅に駆動されるので、図
７に示される第２の実施例より、消費電力が大きい。
尚、前記全ての受信回路２０１は駆動回路１０１として
も適用可能である。
【００１７】次に、伝送サイクル時間の短縮化を図る実
施例について述べる。本実施例が図１０に示される。本
実施例は、図１に示される第１の実施例と比べ、受信回
路２０１の入力側に信号線プリチャージ用トランジスタ
ＭＰ１１Ｂが追加される点が相違する。まず上記信号線
プリチャージ用トランジスタＭＰ１１Ｂが無い場合の問
題点を図１１の動作波形を用いて説明する。駆動回路１
０１の制御信号φ１が‘Ｈ’から‘Ｌ’に切り換わり、
駆動回路のトランジスタＭＰ１１によりプリチャージ動
作が開始されても、配線Ｗの出口Ｑ１Ｂのプリチャージ
動作完了までには、配線抵抗と配線容量の影響により長
時間を要する（Ｑ１Ｂの一点鎖線で示す）。この一点鎖
線で示される場合では、次サイクルでの制御信号φ２が
‘Ｌ’から‘Ｈ’に切り換わり、受信回路２０１が活性
化されるタイミングに至っても、Ｑ１Ｂのプリチャージ
動作が完了しておらず、誤データを出力する誤動作状態
になっている。この誤動作状態を防止するためには、サ
イクル時間をＱ１Ｂのプリチャージ動作が完了する時間
まで長くする必要がある。換言すると、サイクル時間は
Ｑ１Ｂのプリチャージ動作が完了する時間で律則される
ことになる。これを対策するために、本第３の実施例で
は信号線プリチャージ用トランジスタＭＰ１１Ｂを追加
している。このトランジスタＭＰ１１Ｂのドレインは配
線Ｗの出口Ｑ１Ｂに接続され、そのゲートには制御信号
φ３が入力される。本実施例では制御信号φ３の入力タ
イミングが重要である。すなわち、データ信号ＩＮが
‘Ｈ’で制御信号φ１が立上がる場合（プリチャージ状
態から判定状態へ切り換わる場合）、制御信号φ３の立
上がりタイミングが制御信号φ１より遅延すると、遅延
した期間はトランジスタＭＮ１１,ＭＮ１２,ＭＰ１１Ｂ
が導通になり貫通電流が流れる。逆のタイミングの場合
は特に問題は生じない。一方、制御信号φ１が立下がる
場合、制御信号φ３の立下がりタイミングが制御信号φ
１より早いと、そのタイミング差の期間はトランジスタ
ＭＮ１１,ＭＮ１２,ＭＰ１１Ｂが導通になり、貫通電流
が流れる。逆に制御信号φ３の立下がりタイミングが、
制御信号φ１の立下がりタイミングより遅延すると、ト
ランジスタＭＰ１１Ｂによる配線Ｗの出口Ｑ１Ｂのプリ
チャージ動作がその分だけ遅延する。これらの問題を生
じさせないためには、例えば制御信号φ３の立上がり及
び立下がりタイミングは、制御信号φ１と同期している
ことが最良の条件となる。図１１にはφ１とφ３がその
最良の条件の場合を想定して示されている。この場合、
本実施例によれば配線Ｗの出口Ｑ１Ｂのプリチャージ動
作は、信号線プリチャージ用トランジスタＭＰ１１Ｂに
より、配線Ｗの寄生容量と寄生抵抗の影響をほとんど受
けることなく行われる。従って、配線Ｗの出口Ｑ１Ｂの
波形は実線で示される様に、従来回路の場合に比べ高速
に立上がる。このため、サイクル時間の短縮化を図るこ
とが可能となる。
施例について述べる。本実施例が図１０に示される。本
実施例は、図１に示される第１の実施例と比べ、受信回
路２０１の入力側に信号線プリチャージ用トランジスタ
ＭＰ１１Ｂが追加される点が相違する。まず上記信号線
プリチャージ用トランジスタＭＰ１１Ｂが無い場合の問
題点を図１１の動作波形を用いて説明する。駆動回路１
０１の制御信号φ１が‘Ｈ’から‘Ｌ’に切り換わり、
駆動回路のトランジスタＭＰ１１によりプリチャージ動
作が開始されても、配線Ｗの出口Ｑ１Ｂのプリチャージ
動作完了までには、配線抵抗と配線容量の影響により長
時間を要する（Ｑ１Ｂの一点鎖線で示す）。この一点鎖
線で示される場合では、次サイクルでの制御信号φ２が
‘Ｌ’から‘Ｈ’に切り換わり、受信回路２０１が活性
化されるタイミングに至っても、Ｑ１Ｂのプリチャージ
動作が完了しておらず、誤データを出力する誤動作状態
になっている。この誤動作状態を防止するためには、サ
イクル時間をＱ１Ｂのプリチャージ動作が完了する時間
まで長くする必要がある。換言すると、サイクル時間は
Ｑ１Ｂのプリチャージ動作が完了する時間で律則される
ことになる。これを対策するために、本第３の実施例で
は信号線プリチャージ用トランジスタＭＰ１１Ｂを追加
している。このトランジスタＭＰ１１Ｂのドレインは配
線Ｗの出口Ｑ１Ｂに接続され、そのゲートには制御信号
φ３が入力される。本実施例では制御信号φ３の入力タ
イミングが重要である。すなわち、データ信号ＩＮが
‘Ｈ’で制御信号φ１が立上がる場合（プリチャージ状
態から判定状態へ切り換わる場合）、制御信号φ３の立
上がりタイミングが制御信号φ１より遅延すると、遅延
した期間はトランジスタＭＮ１１,ＭＮ１２,ＭＰ１１Ｂ
が導通になり貫通電流が流れる。逆のタイミングの場合
は特に問題は生じない。一方、制御信号φ１が立下がる
場合、制御信号φ３の立下がりタイミングが制御信号φ
１より早いと、そのタイミング差の期間はトランジスタ
ＭＮ１１,ＭＮ１２,ＭＰ１１Ｂが導通になり、貫通電流
が流れる。逆に制御信号φ３の立下がりタイミングが、
制御信号φ１の立下がりタイミングより遅延すると、ト
ランジスタＭＰ１１Ｂによる配線Ｗの出口Ｑ１Ｂのプリ
チャージ動作がその分だけ遅延する。これらの問題を生
じさせないためには、例えば制御信号φ３の立上がり及
び立下がりタイミングは、制御信号φ１と同期している
ことが最良の条件となる。図１１にはφ１とφ３がその
最良の条件の場合を想定して示されている。この場合、
本実施例によれば配線Ｗの出口Ｑ１Ｂのプリチャージ動
作は、信号線プリチャージ用トランジスタＭＰ１１Ｂに
より、配線Ｗの寄生容量と寄生抵抗の影響をほとんど受
けることなく行われる。従って、配線Ｗの出口Ｑ１Ｂの
波形は実線で示される様に、従来回路の場合に比べ高速
に立上がる。このため、サイクル時間の短縮化を図るこ
とが可能となる。
【００１８】次に、制御信号発生方法について述べる。
図１２には外部クロックＣＫに基づいて発生する方法が
示される。制御信号φ１〜φ３は、外部クロックＣＫを
入力とする制御信号発生回路の出力として発生され、上
記駆動回路、及び受信回路、及び信号線プリチャージ用
トランジスタに供給される。図１３には制御信号発生方
法の別の例が示される。例えば、駆動回路１０１の制御
信号φ１を基として制御信号φ２、或いはφ３を発生さ
せる。または、駆動回路１０１の出力信号Ｑ１（或いは
Ｑ１ｍ）を基として制御信号φ２、或いはφ３を発生さ
せる。または、制御信号φ２、或いは受信回路２０１の
出力信号Ｑ２,／Ｑ２を基として制御信号φ３を発生さ
せることが可能である。
図１２には外部クロックＣＫに基づいて発生する方法が
示される。制御信号φ１〜φ３は、外部クロックＣＫを
入力とする制御信号発生回路の出力として発生され、上
記駆動回路、及び受信回路、及び信号線プリチャージ用
トランジスタに供給される。図１３には制御信号発生方
法の別の例が示される。例えば、駆動回路１０１の制御
信号φ１を基として制御信号φ２、或いはφ３を発生さ
せる。または、駆動回路１０１の出力信号Ｑ１（或いは
Ｑ１ｍ）を基として制御信号φ２、或いはφ３を発生さ
せる。または、制御信号φ２、或いは受信回路２０１の
出力信号Ｑ２,／Ｑ２を基として制御信号φ３を発生さ
せることが可能である。
【００１９】次に、本伝送回路が半導体集積回路、及び
半導体メモリに適用される例について述べる。図１４に
は第４の実施例として、半導体集積回路の全体ブロック
図が示される。半導体集積回路Ｍ１３は、半導体メモリ
マクロＭ１、メモリセルアレーＭ２、ロウデコーダ及び
ワードドライバＭ３、ロウプリデコーダＭ４、ロウアド
レスバッファＭ５、読み出し書き込み回路Ｍ６、カラム
デコーダ及びドライバＭ７、カラムプリデコーダＭ８、
カラムアドレスバッファＭ９、読み出し書き込み制御回
路Ｍ１０、出力回路Ｍ１１、及び半導体メモリマクロＭ
１の各入出力回路と信号を送受信する各駆動回路Ｍ１２
Ａ〜Ｍ１２Ｄを有する。メモリセルアレーＭ２は、メモ
リセル選択端子がワード線に接続され、メモリセル出力
端子がビット線に接続される多数のメモリセルを有し、
それらメモリセルはマトリクス状に配置されている。ロ
ウアドレスバッファＭ５は、ロウアドレス信号を内部相
補アドレス信号に変換し、これをロウプリデコーダＭ４
が解読し、さらにそれをロウデコーダ及びワードドライ
バＭ３が解読し、それによって選ばれるワード線を選択
レベルに駆動する。カラムアドレスバッファＭ９は、カ
ラムアドレス信号を内部相補アドレス信号に変換し、こ
れをカラムプリデコーダＭ８が解読し、さらにそれをカ
ラムデコーダ及びドライバＭ７で解読する。ビット線
は、カラムデコーダ及びドライバＭ７による解読結果に
したがって選択される。この様にして、ロウアドレス信
号およびカラムアドレス信号で指定されるメモリセルが
選択されることになる。
半導体メモリに適用される例について述べる。図１４に
は第４の実施例として、半導体集積回路の全体ブロック
図が示される。半導体集積回路Ｍ１３は、半導体メモリ
マクロＭ１、メモリセルアレーＭ２、ロウデコーダ及び
ワードドライバＭ３、ロウプリデコーダＭ４、ロウアド
レスバッファＭ５、読み出し書き込み回路Ｍ６、カラム
デコーダ及びドライバＭ７、カラムプリデコーダＭ８、
カラムアドレスバッファＭ９、読み出し書き込み制御回
路Ｍ１０、出力回路Ｍ１１、及び半導体メモリマクロＭ
１の各入出力回路と信号を送受信する各駆動回路Ｍ１２
Ａ〜Ｍ１２Ｄを有する。メモリセルアレーＭ２は、メモ
リセル選択端子がワード線に接続され、メモリセル出力
端子がビット線に接続される多数のメモリセルを有し、
それらメモリセルはマトリクス状に配置されている。ロ
ウアドレスバッファＭ５は、ロウアドレス信号を内部相
補アドレス信号に変換し、これをロウプリデコーダＭ４
が解読し、さらにそれをロウデコーダ及びワードドライ
バＭ３が解読し、それによって選ばれるワード線を選択
レベルに駆動する。カラムアドレスバッファＭ９は、カ
ラムアドレス信号を内部相補アドレス信号に変換し、こ
れをカラムプリデコーダＭ８が解読し、さらにそれをカ
ラムデコーダ及びドライバＭ７で解読する。ビット線
は、カラムデコーダ及びドライバＭ７による解読結果に
したがって選択される。この様にして、ロウアドレス信
号およびカラムアドレス信号で指定されるメモリセルが
選択されることになる。
【００２０】ここで、半導体メモリマクロＭ１の各入力
回路に信号を送る各駆動回路Ｍ１２Ａ〜Ｍ１２Ｃが前記
駆動回路１０１であり、その出力線が前記信号配線Ｗ、
或いは前記信号配線Ｗと相補信号配線Ｗ２であり、ロウ
アドレスバッファＭ５、及びカラムアドレスバッファＭ
９、及び読み出し書き込み制御回路Ｍ１０が前記受信回
路２０１で構成される。また、出力回路Ｍ１１が前記駆
動回路１０１であり、その出力線が前記信号配線Ｗ、又
は前記信号配線Ｗと相補信号配線Ｗ２であり、駆動回路
Ｍ１２Ｄが前記受信回路２０１で構成される結果、前記
高速化効果により半導体メモリマクロＭ１とのデータ信
号伝送時間が短縮される。
回路に信号を送る各駆動回路Ｍ１２Ａ〜Ｍ１２Ｃが前記
駆動回路１０１であり、その出力線が前記信号配線Ｗ、
或いは前記信号配線Ｗと相補信号配線Ｗ２であり、ロウ
アドレスバッファＭ５、及びカラムアドレスバッファＭ
９、及び読み出し書き込み制御回路Ｍ１０が前記受信回
路２０１で構成される。また、出力回路Ｍ１１が前記駆
動回路１０１であり、その出力線が前記信号配線Ｗ、又
は前記信号配線Ｗと相補信号配線Ｗ２であり、駆動回路
Ｍ１２Ｄが前記受信回路２０１で構成される結果、前記
高速化効果により半導体メモリマクロＭ１とのデータ信
号伝送時間が短縮される。
【００２１】図１５には第５の実施例として、上記半導
体メモリマクロＭ１（或いは半導体メモリ）のメモリセ
ルアレー、及びその周辺回路が示される。２Ｂは多分割
配置されるサブメモリセルアレー、１０はビット線、１
１は読み出し書き込み制御回路、１０１はメインワード
ドライバ、２０１はサブワードドライバ、１２はメモリ
セルでありサブワード線ＳＷＬとビット線１０に接続さ
れ、マトリクス状に多数配置されている。また、各ビッ
ト線１０の他端、及び各メインワード線ＭＷＬ１,ＭＷ
Ｌ２の他端には、前記信号線プリチャージ用トランジス
タＭＰ１１Ｂが各々設けられている。ここでメインワー
ドドライバ１０１が前記駆動回路１０１であり、メイン
ワード線が前記信号配線Ｗ（或いは配線Ｗと配線Ｗ２）
であり、サブワードドライバ２０１が前記受信回路２０
１に相当する。
体メモリマクロＭ１（或いは半導体メモリ）のメモリセ
ルアレー、及びその周辺回路が示される。２Ｂは多分割
配置されるサブメモリセルアレー、１０はビット線、１
１は読み出し書き込み制御回路、１０１はメインワード
ドライバ、２０１はサブワードドライバ、１２はメモリ
セルでありサブワード線ＳＷＬとビット線１０に接続さ
れ、マトリクス状に多数配置されている。また、各ビッ
ト線１０の他端、及び各メインワード線ＭＷＬ１,ＭＷ
Ｌ２の他端には、前記信号線プリチャージ用トランジス
タＭＰ１１Ｂが各々設けられている。ここでメインワー
ドドライバ１０１が前記駆動回路１０１であり、メイン
ワード線が前記信号配線Ｗ（或いは配線Ｗと配線Ｗ２）
であり、サブワードドライバ２０１が前記受信回路２０
１に相当する。
【００２２】同様に、ビット線１０が前記信号配線Ｗ
（或いは配線Ｗと配線Ｗ２）であり、読み出し書き込み
制御回路１１が前記受信回路２０１に相当する。この結
果、上記説明の効果により、メインワード線、或いはビ
ット線の駆動に要する時間を短縮することができる。ま
た、信号線プリチャージ用トランジスタＭＰ１１Ｂによ
り、メインワード線、或いはビット線を高速サイクルで
動作させることが可能となる。その結果、半導体メモリ
マクロ（或いは半導体メモリ）のアクセス時間が短縮さ
れる。
（或いは配線Ｗと配線Ｗ２）であり、読み出し書き込み
制御回路１１が前記受信回路２０１に相当する。この結
果、上記説明の効果により、メインワード線、或いはビ
ット線の駆動に要する時間を短縮することができる。ま
た、信号線プリチャージ用トランジスタＭＰ１１Ｂによ
り、メインワード線、或いはビット線を高速サイクルで
動作させることが可能となる。その結果、半導体メモリ
マクロ（或いは半導体メモリ）のアクセス時間が短縮さ
れる。
【００２３】図１６には前記第５の実施例に適用される
読み出し書き込み制御回路１１、及びその周辺回路の１
例が示される。同図で１０はビット線、１０Ｂはコモン
データ線（或いはビット線）、１０１はメモリセルとプ
ルアップ回路から成る駆動回路、１１はプルアップ回路
とセンスアンプ２０１から成る読み出し書き込み制御回
路である。ここで駆動回路１０１が前記駆動回路１０１
に相当し、ビット線１０が前記信号配線Ｗ（或いは配線
Ｗと配線Ｗ２）に相当し、センスアンプ２０１が前記受
信回路２０１に相当する。プルアップ回路は、ワード線
の信号とほぼ同期して駆動される制御信号φ１により駆
動される。すなわち、ワード線が低電位の時、制御信号
φ１も低電位であり、プルアップ回路のトランジスタに
より、ビット線は高電位にプリチャージされている。一
方、ワード線が高電位になると、制御信号φ１も高電位
となり、プルアップ回路は判定状態となる。この時、例
えばメモリセルの情報を読み出す状態ならば、ビット線
対に生じる電位差を前述の様にセンスアンプ２０１で増
幅し、出力信号Ｑ２,／Ｑ２を次段回路に供給する。
読み出し書き込み制御回路１１、及びその周辺回路の１
例が示される。同図で１０はビット線、１０Ｂはコモン
データ線（或いはビット線）、１０１はメモリセルとプ
ルアップ回路から成る駆動回路、１１はプルアップ回路
とセンスアンプ２０１から成る読み出し書き込み制御回
路である。ここで駆動回路１０１が前記駆動回路１０１
に相当し、ビット線１０が前記信号配線Ｗ（或いは配線
Ｗと配線Ｗ２）に相当し、センスアンプ２０１が前記受
信回路２０１に相当する。プルアップ回路は、ワード線
の信号とほぼ同期して駆動される制御信号φ１により駆
動される。すなわち、ワード線が低電位の時、制御信号
φ１も低電位であり、プルアップ回路のトランジスタに
より、ビット線は高電位にプリチャージされている。一
方、ワード線が高電位になると、制御信号φ１も高電位
となり、プルアップ回路は判定状態となる。この時、例
えばメモリセルの情報を読み出す状態ならば、ビット線
対に生じる電位差を前述の様にセンスアンプ２０１で増
幅し、出力信号Ｑ２,／Ｑ２を次段回路に供給する。
【００２４】図１９には第６の実施例が示される。本実
施例は、前記第５の実施例における読み出し書き込み制
御回路１１の出力を出力回路Ｍ１１に伝送する例が示さ
れる。すなわち、読み出し書き込み制御回路１１の出力
ＳＯ１が、制御信号φ２Ｂで駆動される受信回路２０１
Ｂで受信され、その出力ＳＯ２が制御信号φ２Ｃで駆動
される受信回路２０１Ｃで受信される。さらに、その出
力ＳＯ３が制御信号φ２Ｄで駆動される出力回路Ｍ１１
で受信される。上記ＳＯ１〜ＳＯ３が前記伝送回路の信
号線に相当し、上記受信回路２０１Ｂ、２０１Ｃ、Ｍ１
１が、前記伝送回路の受信回路に相当する。本実施例に
より、前述の様に半導体メモリマクロ（或いは半導体メ
モリ）のアクセス時間が短縮される。
施例は、前記第５の実施例における読み出し書き込み制
御回路１１の出力を出力回路Ｍ１１に伝送する例が示さ
れる。すなわち、読み出し書き込み制御回路１１の出力
ＳＯ１が、制御信号φ２Ｂで駆動される受信回路２０１
Ｂで受信され、その出力ＳＯ２が制御信号φ２Ｃで駆動
される受信回路２０１Ｃで受信される。さらに、その出
力ＳＯ３が制御信号φ２Ｄで駆動される出力回路Ｍ１１
で受信される。上記ＳＯ１〜ＳＯ３が前記伝送回路の信
号線に相当し、上記受信回路２０１Ｂ、２０１Ｃ、Ｍ１
１が、前記伝送回路の受信回路に相当する。本実施例に
より、前述の様に半導体メモリマクロ（或いは半導体メ
モリ）のアクセス時間が短縮される。
【００２５】図２０には本実施例に用いられる別の駆動
回路（或いは受信回路）が示される。本実施例は、図１
に示される第１の実施例の受信回路２０１を上下反転
し、さらに、各信号の極性も反転される形式である。信
号の極性等が相違するが、この様な構成でも第１の実施
例の受信回路２０１と同様の効果が得られる。すなわ
ち、上記実施例はｎ形デバイスをｐ形デバイスへそして
ｐ形デバイスをｎ形デバイスへ置換した変形は、その道
の専門家には容易に推考しうる範囲である。また、各出
力信号及び反転した入力信号の極性を変更するため、出
力点で他のインバータを与えることもまた容易推考の範
囲である。
回路（或いは受信回路）が示される。本実施例は、図１
に示される第１の実施例の受信回路２０１を上下反転
し、さらに、各信号の極性も反転される形式である。信
号の極性等が相違するが、この様な構成でも第１の実施
例の受信回路２０１と同様の効果が得られる。すなわ
ち、上記実施例はｎ形デバイスをｐ形デバイスへそして
ｐ形デバイスをｎ形デバイスへ置換した変形は、その道
の専門家には容易に推考しうる範囲である。また、各出
力信号及び反転した入力信号の極性を変更するため、出
力点で他のインバータを与えることもまた容易推考の範
囲である。
【００２６】図２１は本発明の第７の実施例で、図１７
の従来例における受信回路２０１の入力側に前記信号線
プリチャージ用トランジスタＭＰ１１Ｂを追加した構成
である。本構成によれば、データ信号の伝送時間を短縮
する効果は無くなるが、信号配線Ｗの出口部分のプリチ
ャージ時間を短縮できる効果があるため、伝送サイクル
時間を短縮できる。この様に、信号線プリチャージ用ト
ランジスタＭＰ１１Ｂによれば、受信回路の種類に無関
係に伝送サイクル時間を短縮できる。
の従来例における受信回路２０１の入力側に前記信号線
プリチャージ用トランジスタＭＰ１１Ｂを追加した構成
である。本構成によれば、データ信号の伝送時間を短縮
する効果は無くなるが、信号配線Ｗの出口部分のプリチ
ャージ時間を短縮できる効果があるため、伝送サイクル
時間を短縮できる。この様に、信号線プリチャージ用ト
ランジスタＭＰ１１Ｂによれば、受信回路の種類に無関
係に伝送サイクル時間を短縮できる。
【００２７】
【発明の効果】本発明によれば、例えば長い配線により
信号波形が鈍った場合でも、データを短時間に伝送する
こと、或いは高速サイクルでの伝送が可能となる。ま
た、半導体メモリのアクセス時間の短縮化が図られる。
信号波形が鈍った場合でも、データを短時間に伝送する
こと、或いは高速サイクルでの伝送が可能となる。ま
た、半導体メモリのアクセス時間の短縮化が図られる。
【図１】第１の実施例を示す回路図。
【図２】第１の実施例の効果を示す図。
【図３】本実施例に用いられる別の駆動回路を示す図。
【図４】本実施例に用いられる受信回路の別のスイッチ
部を示す回路図。
部を示す回路図。
【図５】本実施例に用いられる受信回路の別の負荷部を
示す回路図。
示す回路図。
【図６】本実施例に用いられる受信回路の別の活性化回
路を示す図。
路を示す図。
【図７】第２の実施例を示す回路図。
【図８】第２の実施例の受信回路の入出力特性を示す
図。
図。
【図９】本実施例に用いられる受信回路及び駆動回路の
別の例を示す回路図。
別の例を示す回路図。
【図１０】第３の実施例を示す回路図。
【図１１】第３の実施例の動作波形及び効果を示す図。
【図１２】制御信号発生方法を示す概念図。
【図１３】別の制御信号発生方法を示す概念図。
【図１４】第４の実施例を示すブロック図。
【図１５】第５の実施例を示す回路図。
【図１６】第５の実施例に用いられる読み出し書き込み
制御回路を示す図。
制御回路を示す図。
【図１７】従来例を示す回路図。
【図１８】従来例の動作波形を示す図。
【図１９】第６の実施例を示すブロック図。
【図２０】本実施例に用いられる別の駆動回路及び受信
回路を示す図。
回路を示す図。
【図２１】第７の実施例を示す回路図。
１０１…駆動回路、２０１…受信回路、Ｗ…信号配線の
等価回路、ＲＬ…配線の寄生抵抗、ＣＬ…配線の寄生容
量、φ１〜φ２…制御信号。
等価回路、ＲＬ…配線の寄生抵抗、ＣＬ…配線の寄生容
量、φ１〜φ２…制御信号。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 南部 博昭 東京都国分寺市東恋ケ窪一丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 山崎 枢 東京都国分寺市東恋ケ窪一丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 楠 武志 千葉県茂原市早野3681番地 日立デバイス エンジニアリング株式会社内 (72)発明者 荒川 文彦 千葉県茂原市早野3681番地 日立デバイス エンジニアリング株式会社内 Ｆターム(参考） 5B015 HH01 HH03 JJ21 KA24 KB03 KB35 KB92 5B024 AA15 BA07 BA13 BA25 BA29 CA07 5J056 AA03 BB02 CC14 CC19 DD13 DD29 DD52 FF01 HH03 KK01
Claims (36)
- 【請求項１】第１の制御信号で制御される駆動回路と、
第２の制御信号で制御される受信回路と、両回路間をつ
なぐ信号線を有する伝送回路において、 上記受信回路は、ラッチ機能を有する半導体論理回路か
ら成り、 上記第１及び第２の制御信号が第１の電位の時は判定期
間であり、第２の電位の時はプリチャージ期間であり、 上記駆動回路が、上記信号線を上記プリチャージ期間の
時は上記第１の電位に駆動し、上記判定期間の時は上記
駆動回路の入力信号に基づく出力電位に駆動する半導体
論理回路から成ることを特徴とする伝送回路。 - 【請求項２】第１の制御信号で制御される駆動回路と、
第２の制御信号で制御される受信回路と、両回路間をつ
なぐ信号線を有する伝送回路において、 上記駆動回路は、真及びその相補信号を伝送する各々の
駆動回路から成り、 上記信号線は、真及びその相補信号を伝送する各々の信
号線から成り、 上記受信回路は、ラッチ機能を有する半導体論理回路か
ら成り、 上記第１及び第２の制御信号が第１の電位の時は判定期
間であり、第２の電位の時はプリチャージ期間であり、 上記駆動回路が、上記信号線を上記プリチャージ期間の
時は上記第１の電位に駆動し、上記判定期間の時は上記
駆動回路の入力信号に基づく出力電位に駆動する半導体
論理回路から成ることを特徴とする伝送回路。 - 【請求項３】第１の制御信号で制御される駆動回路と、
第２の制御信号で制御される受信回路と、両回路間をつ
なぐ信号線を有する伝送回路において、 上記受信回路は、第１の電位と第１の結節点との間に設
けられ、上記第２の制御信号で駆動される第１の負荷
と、上記第１の電位と第２の結節点との間に設けられ、
上記第２の制御信号で駆動される第２の負荷と、 上記第１の結節点と上記第２の結節点と、及び第３の結
節点との間に設けられ、上記信号線の信号に応じて上記
第１の結節点と上記第３の結節点とを電気的に接続し、
かつ上記第１の結節点の信号に応じて上記第２の結節点
と上記第３の結節点とを電気的に接続するスイッチ回路
と、 上記第３の結節点と第２の電位との間に設けられ、上記
第２の制御信号で駆動される活性化回路を有する半導体
論理回路から成り、 上記第１及び第２の制御信号が上記第１の電位の時は判
定期間であり、上記第２の電位の時はプリチャージ期間
であり、 上記駆動回路が、上記プリチャージ期間の時は上記信号
線を上記第１の電位に駆動し、上記判定期間の時は上記
信号線を上記駆動回路の入力信号に基づく出力電位に駆
動する半導体論理回路から成ることを特徴とする伝送回
路。 - 【請求項４】上記スイッチ回路は、 ソース・ドレイン経路が上記第１の結節点と第４の結節
点との間に設けられ、ゲートが上記第２の結節点に接続
される第1の帰還用電界効果トランジスタと、ソース・
ドレイン経路が上記第２の結節点と第５の結節点との間
に設けられ、ゲートが上記第１の結節点に接続される第
２の帰還用電界効果トランジスタと、 上記第４の結節点と上記第３の結節点との間に設けら
れ、上記信号線の信号に応じて上記第４の結節点と上記
第３の結節点とを電気的に接続する論理回路ブロック
と、及び、 ソース・ドレイン経路が上記第５の結節点と上記第３の
結節点との間に設けられ、ゲートが上記第１の結節点に
接続される参照用電界効果トランジスタから成る請求項
３記載の伝送回路。 - 【請求項５】上記スイッチ回路は、 上記第１の結節点と上記第３の結節点との間に設けら
れ、上記信号線の信号に応じて上記第１の結節点と上記
第３の結節点とを電気的に接続する論理回路ブロック
と、及び、 ソース・ドレイン経路が上記第２の結節点と上記第３の
結節点との間に設けられ、ゲートが上記第１の結節点に
接続される参照用電界効果トランジスタから成る請求項
３記載の伝送回路。 - 【請求項６】上記スイッチ回路の論理回路ブロックは、
ソース・ドレイン経路が上記第１の結節点と第３の結節
点の間、または上記第４の結節点と第３の結節点の間に
設けられ、ゲートが上記信号線に接続される電界効果ト
ランジスタから成る請求項４、５いずれか１項記載の伝
送回路。 - 【請求項７】上記スイッチ回路の論理回路ブロックは、
第１の入力信号と第２の入力信号とを有し、そのゲート
に上記第１の入力信号が入力される第１の電界効果トラ
ンジスタと、そのゲートに上記第２の入力信号が入力さ
れ、そのドレインが上記第１の電界効果トランジスタの
ドレインに接続され、そのソースが上記第１の電界効果
トランジスタのソースに接続される第２の電界効果トラ
ンジスタから成り、そのソースが上記参照用電界効果ト
ランジスタのソースと接続されて成る請求項４、５いず
れか１項記載の伝送回路。 - 【請求項８】上記スイッチ回路の論理回路ブロックは、
各ゲートに各入力信号が接続されて縦積み接続される複
数の電界効果トランジスタから成り、 上記参照用電界効果トランジスタが、上記論理回路ブロ
ックの縦積み接続される複数の電界効果トランジスタと
同数の縦積み接続される複数の電界効果トランジスタか
ら成り、上記第２の結節点より論理積信号を得、上記第
１の結節点より否定論理積信号を得る請求項４、５いず
れか１項記載の伝送回路。 - 【請求項９】上記スイッチ回路の論理回路ブロックは、
各ゲートに各入力信号が接続されて縦積み接続される2
個の電界効果トランジスタの組と、各ゲートに上記各入
力信号の相補入力信号が接続されて縦積み接続される2
個の電界効果トランジスタの組とが並列接続されて成
り、 上記参照用電界効果トランジスタが、2個の縦積み接続
される参照用電界効果トランジスタから成り、上記第２
の結節点より排他的論理和信号を得、上記第１の結節点
より否定排他的論理和信号を得る請求項４、５いずれか
１項記載の伝送回路。 - 【請求項１０】上記スイッチ回路の論理回路ブロック
は、各ゲートに入力信号及びその相補入力信号が接続さ
れて縦積み接続される２個の電界効果トランジスタの組
と、各ゲートに他の入力信号及びその相補入力信号が接
続されて縦積み接続される２個の電界効果トランジスタ
の組とが並列接続され、各組の縦積み接続される中間点
が互いに接続されて成り、上記参照用電界効果トランジ
スタが、2個の縦積み接続される参照用電界効果トラン
ジスタから成り、上記第２の結節点より排他的論理和信
号を得、上記第１の結節点より否定排他的論理和信号を
得る請求項４、５いずれか１項記載の伝送回路。 - 【請求項１１】第１の制御信号で制御される駆動回路
と、第２の制御信号で制御される受信回路と、両回路間
をつなぐ信号線を有する伝送回路において、上記駆動回
路は、真及びその相補信号を伝送する各々の駆動回路か
ら成り、 上記信号線は、真及びその相補信号を伝送する各々の信
号線から成り、 上記受信回路は、第１の電位と第１の結節点との間に設
けられ、上記第２の制御信号で駆動される第１の負荷
と、上記第１の電位と第２の結節点との間に設けられ、
上記第２の制御信号で駆動される第２の負荷と、 上記第１の結節点と上記第２の結節点と、及び第３の結
節点との間に設けられ、上記一方の信号線の信号に応じ
て上記第１の結節点と上記第３の結節点とを電気的に接
続し、上記他方の相補信号線の信号に応じて上記第２の
結節点と上記第３の結節点とを電気的に接続するスイッ
チ回路と、及び、 上記第３の結節点と第２の電位との間に設けられ、上記
第２の制御信号で駆動される活性化回路を有する半導体
論理回路から成り、 上記第１、及び第２の制御信号が上記第１の電位の時は
判定期間であり、上記第２の電位の時はプリチャージ期
間であり、 上記駆動回路が、上記プリチャージ期間の時は上記信号
線を上記第１の電位に駆動し、上記判定期間の時は上記
信号線を上記駆動回路の入力信号に基づく出力電位に駆
動する半導体論理回路から成ることを特徴とする伝送回
路。 - 【請求項１２】上記スイッチ回路は、 ソース・ドレイン経路が上記第１の結節点と第４の結節
点との間に設けられ、ゲートが上記第２の結節点に接続
される第1の帰還用電界効果トランジスタと、ソース・
ドレイン経路が上記第２の結節点と第５の結節点との間
に設けられ、ゲートが上記第１の結節点に接続される第
２の帰還用電界効果トランジスタと、 上記第４の結節点と上記第３の結節点との間に設けら
れ、上記一方の信号線の信号に応じて上記第４の結節点
と上記第３の結節点とを電気的に接続する第１の論理回
路ブロックと、及び、 上記第５の結節点と上記第３の結節点との間に設けら
れ、上記他方の相補信号線の信号に応じて上記第５の結
節点と上記第３の結節点とを電気的に接続する第２の論
理回路ブロックから成る請求項１１記載の伝送回路。 - 【請求項１３】上記スイッチ回路は、 上記第１の結節点と上記第３の結節点との間に設けら
れ、上記一方の信号線の信号に応じて上記第１の結節点
と上記第３の結節点とを電気的に接続する第１の論理回
路ブロックと、及び、 上記第２の結節点と上記第３の結節点との間に設けら
れ、上記他方の相補信号線の信号に応じて上記第２の結
節点と上記第３の結節点とを電気的に接続する第２の論
理回路ブロックから成る請求項１１記載の伝送回路。 - 【請求項１４】上記第１の論理回路ブロックは、ソース
・ドレイン経路が上記第１の結節点と上記第３の結節点
の間、或いは上記第４の結節点と上記第３の結節点の間
に設けられ、ゲートが上記一方の信号線に接続される電
界効果トランジスタから成り、上記第２の論理回路ブロ
ックは、ソース・ドレイン経路が上記第２の結節点と上
記第３の結節点の間、或いは上記第５の結節点と上記第
３の結節点の間に設けられ、ゲートが上記他方の相補信
号線に接続される電界効果トランジスタから成る請求項
１２、１３いずれか１項記載の伝送回路。 - 【請求項１５】上記第１の論理回路ブロックは、第１の
入力信号と第２の入力信号とを有し、そのゲートに上記
第１の入力信号が入力される第１の電界効果トランジス
タと、そのゲートに上記第２の入力信号が入力され、そ
のドレインが上記第１の電界効果トランジスタのドレイ
ンに接続され、そのソースが上記第１の電界効果トラン
ジスタのソースに接続される第２の電界効果トランジス
タから成り、及び、 上記第２の論理回路ブロックは、そのゲートに上記第１
の入力信号の相補信号が入力される第１の参照用電界効
果トランジスタと、そのゲートに上記第２の入力信号の
相補信号が入力され、そのドレインが上記第１の参照用
電界効果トランジスタのドレインに接続され、そのソー
スが上記第１の参照用電界効果トランジスタのソースに
接続される第２の参照用電界効果トランジスタから成る
請求項１２、１３いずれか１項記載の伝送回路。 - 【請求項１６】上記受信回路の活性化回路は、ソース・
ドレイン経路が上記第３の結節点と上記第２の電位との
間に設けられ、ゲートが上記第２の制御信号に接続され
る電界効果トランジスタから成る請求項３〜１５いずれ
か１項記載の伝送回路。 - 【請求項１７】上記受信回路の活性化回路がインバータ
から成り、その入力が上記第２の制御信号に接続され、
その出力が上記第３の結節点に接続されて成る請求項３
〜１５いずれか１項記載の伝送回路。 - 【請求項１８】上記受信回路の活性化回路が、複数入力
の論理回路から成り、その複数入力の何れかが上記第２
の制御信号であり、その出力が上記第３の結節点に接続
されて成る請求項３〜１５いずれか１項記載の伝送回
路。 - 【請求項１９】上記受信回路の第１の負荷は、ソース・
ドレイン経路が上記第１の電位と上記第１の結節点との
間に設けられ、そのゲートが上記第２の制御信号に接続
される第1のプリチャージ用電界効果トランジスタから
成り、上記受信回路の第２の負荷は、ソース・ドレイン
経路が上記第１の電位と上記第２の結節点との間に設け
られ、そのゲートが上記第２の制御信号に接続される第
２のプリチャージ用電界効果トランジスタと、及び、 ソース・ドレイン経路が第１の電位と上記第２の結節点
との間に設けられ、そのゲートが上記第１の結節点に接
続されるレベル補償用電界効果トランジスタから成る請
求項３〜１８いずれか１項記載の伝送回路。 - 【請求項２０】上記受信回路の第１の負荷は、ソース・
ドレイン経路が上記第１の電位と上記第１の結節点との
間に設けられ、そのゲートが上記第２の制御信号に接続
される第1のプリチャージ用電界効果トランジスタと、 ソース・ドレイン経路が上記第１の電位と上記第１の結
節点との間に設けられ、そのゲートが上記第２の結節点
に接続される第1のレベル補償用電界効果トランジスタ
から成り、 上記受信回路の第２の負荷は、ソース・ドレイン経路が
上記第１の電位と上記第２の結節点との間に設けられ、
そのゲートが上記第２の制御信号に接続される第２のプ
リチャージ用電界効果トランジスタと、及び、 ソース・ドレイン経路が上記第１の電位と上記第２の結
節点との間に設けられ、そのゲートが上記第１の結節点
に接続される第２のレベル補償用電界効果トランジスタ
から成る請求項３〜１８いずれか１項記載の伝送回路。 - 【請求項２１】上記受信回路の第１の負荷は、ソース・
ドレイン経路が上記第１の電位と上記第１の結節点との
間に設けられ、そのゲートが上記第２の制御信号に接続
される第1のプリチャージ用電界効果トランジスタから
成り、 上記受信回路の第２の負荷は、ソース・ドレイン経路が
上記第１の電位と上記第２の結節点との間に設けられ、
そのゲートが上記第２の制御信号に接続される第２のプ
リチャージ用電界効果トランジスタから成る請求項３〜
１８いずれか１項記載の伝送回路。 - 【請求項２２】上記第１及び第２のプリチャージ用電界
効果トランジスタのゲートが、上記第２の電位に接続さ
れる請求項１９〜２１いずれか１項記載の伝送回路。 - 【請求項２３】上記スイッチ回路の論理回路ブロックに
おける電界効果トランジスタ、及び上記参照用電界効果
トランジスタが、それぞれバイポーラトランジスタに置
換され、そのドレインがコレクタに、ゲートがベース
に、ソースがエミッタに各々置換されて成る請求項３〜
２２いずれか１項記載の伝送回路。 - 【請求項２４】上記受信回路は、上記論理回路ブロック
の入力端子に入力信号を供給する選択回路を有し、 上記選択回路は、セレクタ信号で選択状態と非選択状態
に制御され、選択状態の時、上記選択回路の入力信号に
基づく信号を出力し、非選択状態の時の出力を上記第２
の電位に保持する請求項１〜２３いずれか１項記載の伝
送回路。 - 【請求項２５】上記第１及び第２の制御信号の少なくと
も一方が、クロック信号に基づき発生される請求項１〜
２４いずれか１項記載の伝送回路。 - 【請求項２６】上記第１及び第２の制御信号の少なくと
も一方が、次段回路の出力信号に基づき発生される請求
項１〜２４いずれか１項記載の伝送回路。 - 【請求項２７】上記第１及び第２の制御信号の少なくと
も一方が、前段回路の出力信号に基づき発生される請求
項１〜２４いずれか１項記載の伝送回路。 - 【請求項２８】ソース・ドレイン経路が上記第１の電位
と上記信号線との間に設けられ、そのゲートに加えられ
る第３の制御信号に応じて、プリチャージ動作、及び判
定動作が行われる信号線プリチャージ用電界効果トラン
ジスタが、上記信号線の少なくとも遠端部に設けられる
請求項１〜２７いずれか１項記載の伝送回路。 - 【請求項２９】第１の制御信号で制御される駆動回路
と、受信回路と、両回路間をつなぐ信号線とを有し、ソ
ース・ドレイン経路が第１の電位と上記信号線との間に
設けられ、そのゲートに加えられる第３の制御信号に応
じて、プリチャージ動作、及び判定動作が行われる信号
線プリチャージ用電界効果トランジスタが、上記信号線
の少なくとも遠端部に設けられた伝送回路であって、 上記第１の制御信号が上記第１の電位の時は判定期間で
あり、第２の電位の時はプリチャージ期間であり、 上記駆動回路が、上記プリチャージ期間の時は上記信号
線を上記第１の電位に駆動し、上記判定期間の時は上記
信号線を上記駆動回路の入力信号に基づく出力電位に駆
動する半導体論理回路から成ることを特徴とする伝送回
路。 - 【請求項３０】上記第１及び第３の制御信号の少なくと
も一方が、クロック信号に基づき発生される請求項２
８、２９いずれか１項記載の伝送回路。 - 【請求項３１】上記第１、及び第３の制御信号の少なく
とも一方が、次段回路の出力信号に基づき発生される請
求項２８、２９いずれか１項記載の伝送回路。 - 【請求項３２】上記第１、及び第３の制御信号の少なく
とも一方が、前段回路の出力信号に基づき発生される請
求項２８、２９いずれか１項記載の伝送回路。 - 【請求項３３】ワード線と、上記ワード線に接続される
ワードドライバと、及び上記ワード線に接続されるサブ
ワードドライバを有する半導体メモリにおいて、 上記ワードドライバが上記請求項１〜３２いずれか１項
に記載の伝送回路の駆動回路から成り、該伝送回路の信
号線から成り、上記サブワードドライバが上記伝送回路
の受信回路から成り、上記サブワードドライバの出力に
メモリセルが接続されて成ることを特徴とする半導体メ
モリ。 - 【請求項３４】ビット線と、上記ビット線に接続される
メモリセルと、上記ビット線に接続される読出し書込み
制御回路と、及び上記ビット線をプリチャージするビッ
ト線プリチャージ回路を有する半導体メモリにおいて、 上記ビット線が請求項１〜３２いずれか１項に記載の伝
送回路の信号線から成り、上記伝送回路の受信回路が上
記読出し書込み制御回路を有することを特徴とする半導
体メモリ。 - 【請求項３５】アドレス入力信号等を伝送する入力バッ
ファ用信号線と、該入力バッファ用信号線の一端に接続
される入力信号駆動回路と、上記入力バッファ用信号線
の他端に接続される半導体メモリマクロ用の入力バッフ
ァを有する半導体集積回路において、 上記入力信号駆動回路が上記伝送回路の駆動回路から成
り、上記入力バッファ用信号線が請求項１〜３２いずれ
か１項に記載の伝送回路の信号線から成り、上記入力バ
ッファが該伝送回路の受信回路から成ることを特徴とす
る半導体集積回路。 - 【請求項３６】駆動回路と、受信回路と、両回路間をつ
なぐ信号線を有し、上記信号線の判定動作とプリチャー
ジ動作を上記信号線の少なくとも両端で行なう手段を有
することを特徴とする伝送回路。
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