JP2001006373A - 伝送回路とこれを用いた半導体集積回路及び半導体メモリ - Google Patents
伝送回路とこれを用いた半導体集積回路及び半導体メモリInfo
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Abstract
送時間を短縮する。また、信号配線(伝送線)の出口部
分のプリチャージ時間を短縮し、伝送サイクル時間を短
縮する。 【解決手段】 信号配線の電位を駆動回路によりプリチ
ャージ期間の時は例えば高電位に駆動し、判定期間の時
は駆動回路の入力信号に基づく出力電位に駆動し、かつ
配線の出口での電位差(‘H’−‘L’)が小さい場合
でも‘H’と‘L’の弁別が可能な受信回路を用いる。
また、信号配線(伝送線)の出口の部分に、信号線プリ
チャージ用のトランジスタを設ける。 【効果】 長い信号配線(伝送線)のデータ伝送時間、
伝送サイクル時間が短縮される。例えば、半導体メモリ
のアクセス時間が短縮される。
Description
もデータを高速に伝送するのに好適な伝送回路とこれを
用いた半導体メモリ及び半導体集積回路に関する。
く寄生容量が大きい配線、例えばバス配線やクロック配
線等を使用する伝送回路においては、高速伝送が可能な
伝送回路が望まれている。CMOS回路の場合では従来
の伝送回路として、図17に示される回路が知られてい
る。同図で101は駆動回路であるダイナミックCMO
S回路、Wは寄生容量CLと寄生抵抗RLを考慮した配
線の等価回路、201は受信回路であるインバータ、φ
1は制御信号、INはデータ信号である。図18にはそ
の動作波形が示される。図17、及び図18を用いて動
作を説明する。制御信号φ1が低電位VSS(‘L’)
の時はプリチャージ期間で、高電位VDD(‘H’)の
時は判定期間である。プリチャージ期間は駆動回路10
1の出力Q1が‘H’となる。そして制御信号φ1が
‘L’から‘H’に切り換わる時、データ信号INが
‘H’(実線)ならば、出力Q1は放電されて‘H’か
ら‘L’に切り換わる。そして、配線Wの寄生容量CL
と寄生抵抗RLの積から求まる時間(CR時定数)の影
響を受けて、配線Wの出口の出力Q1Bが‘H’から
‘L’に切り換わる。そして、受信回路201は配線W
の出口の出力Q1Bを受けて出力Q2を出力する。一
方、制御信号φ1が‘L’から‘H’に切り換わる時、
データ信号INが‘L’(破線)ならば、出力Q1及び
出力Q1Bは放電されず‘H’に保持される。駆動回路
101のトランジスタは、出力部Q1の寄生容量が大き
い程、ゲート幅の大きなトランジスタが使用され、出力
Q1の充放電時間の短縮化が図られる。
される様に従来の伝送回路では、駆動回路101の出力
Q1での立下がり時間は高速であり、遅延時間(tpd
1)は小さい。しかし、配線Wの出口Q1Bでは寄生容
量と寄生抵抗の影響により波形が鈍り、遅延時間(tc
rf)が発生する(受信回路のインバータの論理スレッ
ショルド電位を一般的な(VDD/2)と仮定する場
合)。この配線の影響による遅延時間は配線の寄生容量
と寄生抵抗の積に比例して増加する。このため、配線が
長い場合はこの遅延時間が非常に大きく支配的となり、
半導体集積回路の性能が配線の影響による遅延時間によ
り律則されることになる。
のみに限定されない。配線長は短いが寄生容量が大き
く、駆動回路101にゲート幅の小さなトランジスタが
使用される場合でも起こる。
も、データ信号の伝送時間を短縮することにある。ま
た、信号配線(伝送線)の出口の部分のプリチャージ時
間を短縮し、伝送サイクル時間を短縮することにある。
電位を上記駆動回路によりプリチャージ期間の時は高電
位に駆動し、判定期間の時は上記駆動回路の入力信号に
基づく出力電位に駆動し、かつ配線Wの出口Q1Bでの
電位差(‘H’−‘L’)が小さい場合でも‘H’と
‘L’の弁別が可能な受信回路を用いることにより達成
される。また、信号配線(伝送線)の出口部分に、信号
線プリチャージ用のトランジスタを設けることにより達
成される。
示される。本実施例は図17に示される従来例に比べ受
信回路が相違する。本実施例の受信回路201は、1つ
の入力信号を受けて、遅延時間がほぼ等しい真及びその
相補出力を得るダイナミック形の論理回路である(以下
ではソース・カップル論理回路:Source-Coupled-Logi
c;SCL回路と呼ぶ)。SCL回路の詳細は特開平1
0−150358号公報、及びUSP5291076、
及びUSP5373203に示されている。その内のラ
ッチ機能を有する回路(ラッチ形SCL回路)が図1の
受信回路201に示される。その回路動作を説明する。
受信回路201のトランジスタは、MP2L,MP2R
がプリチャージ用、MPFL,MPFRがレベル補償
用、MNFL,MNFRがラッチ用、MN21が入力
用、MNBが参照用、MNDが活性化用とされる。制御
信号φ2が低電位(プリチャージ状態)の時、プリチャ
ージ用トランジスタMP2L,MP2Rは導通であり、
相補出力ノード(Q2,/Q2)及び参照用トランジス
タMNBのゲートが高電位VDDにチャージされる。次
に制御信号φ2が低電位から高電位(判定状態)に切り
換わる時、入力Q1Bが低電位ならばトランジスタMN
21の導通よりMNBの導通の方が強く、出力ノードQ
2は低電位に放電され、ノード/Q2は高電位のままで
ある。一方、入力Q1Bが高電位ならば初期はトランジ
スタMN21とMNBの導通の強さが等しく、出力ノー
ドQ2,/Q2は共に低下を始める。しかし、出力ノー
ド/Q2が低下を始めるとトランジスタMNBの導通よ
りMN21の導通の方が強くなり、出力ノード/Q2は
低電位に放電され、出力ノードQ2はレベル補償用トラ
ンジスタMPFRにより高電位に復帰される。すなわ
ち、本SCL回路は1つの入力信号を受けて、それが高
電位か低電位かを弁別し、遅延時間がほぼ等しい相補信
号を出力することができる。
2(a)に示される。この図から、論理スレッショルド
電位が高電位VDDから約0.2V低い電位であること
が分かる。従って、例えばOR出力Q2は、入力電位が
高電位VDDならば出力電位は高電位VDDとなり、入
力電位が高電位VDDから約0.3V以上低い電位なら
ば、出力電位は低電位VSSになり、NOR出力/Q2
は、この逆となる。この様に、論理スレッショルド電位
が高電位VDD側にある理由は、受信回路201がラッ
チ機能を有するため増幅度が大きく且つ参照用トランジ
スタMNBのゲート電位(参照電位)が、初期は高電位
VDDであるためである。
2を用いて説明する。簡単化のため、データ信号INが
高電位の場合に限定することと、受信回路201の出力
が出力ノードQ2から取り出されることを前提に説明す
る。制御信号φ1が低電位から高電位(判定状態)に切
り換わると、配線Wの出口Q1Bでは従来例で説明の様
に寄生容量と寄生抵抗の影響により波形が鈍る。また、
制御信号φ2が低電位の時、受信回路201はプリチャ
ージ状態であり、配線Wの電位に無関係に受信回路20
1の出力Q2は高電位である。そして、制御信号φ2の
入力タイミングは、図2(a)で前述した理由により、
配線Wの出口Q1Bの電位が高電位から約0.3V低下
したタイミングで充分である。これにより出力Q2は短
時間で高電位から低電位となる(図2(b)実線で示
す)。一方、従来例の場合では配線Wの出口Q1Bの電
位が(VDD/2)電位より低下しないと出力が反転動
作を完了しないため、出力Q2の破線で示す様に遅延時
間が大きい。このため、本実施例の方が遅延時間の差分
(Δt)だけ高速化される。尚、制御信号φ1の入力タ
イミングより、任意の時間だけ遅れた後、制御信号φ2
が入力される様に配慮する必要がある。
駆動回路101が示される。同図(a)は図1の第1の
実施例に示される駆動回路101のトランジスタMN1
1とMN12が置換される構成である。(b)は(a)
にトランジスタMP12が追加され、そのゲートがデー
タ信号INに接続され、そのソースがトランジスタMN
12のドレインに接続される構成。(c)も(a)にト
ランジスタMP12が追加され、そのゲートがデータ信
号INに接続され、そのソースが この場合、出力Q1
に接続される構成である。(a)、及び(b)はデータ
信号INが低電位の時、制御信号φ1が高電位(判定期
間)になると、判定期間中、出力Q1がフローティング
状態になる。しかし、(c)はフローティング状態を防
止できる構成である。(a)〜(c)は何れも一般的な
回路である。(d)はSCL回路であり、図1の第1の
実施例に示されるラッチ形SCL回路に対し、ラッチ用
トランジスタMNFL,MNFRが削除される点が相違
する。
(非ラッチ形SCL回路)。これらSCL回路(ラッチ
形、非ラッチ形の両方)は、(a)〜(c)の駆動回路
と同様、プリチャージ期間の時はその出力電位を高電位
に駆動し、判定期間の時はその出力電位を入力信号に基
づく出力電位に駆動する。尚、非ラッチ形SCL回路
は、受信回路としても用いることができる。しかし、ラ
ッチ形SCL回路に比べ増幅度が小さく、かつ論理スレ
ッショルド電位が(e)で示される様に低くなる。従っ
て、入力電位が低電位か高電位かを弁別するためには、
ラッチ形SCL回路より大きな入力電位の変化が必要で
ある。このため、入力信号Q1Bと制御信号φ2のタイ
ミングマージンは、ラッチ形SCL回路より大きいマー
ジンが必要となる。従って、ラッチ形SCL回路の方が
遅延時間の短縮化に有利である。尚、(a)〜(d)
は、何れもその出力信号がプリチャージ期間と判定期間
を有する信号となる回路であり、その様な回路であれば
如何なる構成であれ駆動回路として適用可能である。
ラッチ形の両方)の入力用トランジスタMN21と、参
照用トランジスタMNBがソースカップルされて成る部
分を、スイッチ部SWとし、スイッチ部SW内の入力用
トランジスタMN21の部分を論理回路ブロックLBと
し、プリチャージ用トランジスタMP2L,MP2R
と、レベル補償用トランジスタMPFL,MPFRから
成る部分を負荷部とし、活性化用トランジスタMNDか
ら成る部分を活性化回路とする。
用いられる受信回路のスイッチ部SWの別の構成が示さ
れる。(a)は、論理回路ブロックLBが複数の並列接
続されるトランジスタから成る。この場合、出力Qには
OR論理結果が得られ、出力/QにはNOR論理結果が
得られる。(b)は、論理回路ブロックLBが複数の縦
積み接続されるトランジスタから成る。この場合、出力
QにはAND論理結果が得られ、出力/QにはNAND
論理結果が得られる。(c)は、論理回路ブロックLB
が各入力IN1,IN2を受ける2個の縦積み接続され
るトランジスタの組と、その相補入力を受ける2個の縦
積み接続されるトランジスタの組から成る。この場合、
出力QにはXOR論理結果が得られ、出力/Qにはその
逆の論理結果が得られる。(d)も結線は異なるが
(c)と同じ論理結果を得る構成である。(e)は、論
理回路ブロックLBへの入力が選択回路SELを介して
入力される構成である。何れの信号を論理回路ブロック
LBへ伝送するかは選択信号S1〜Smで制御される。
(f)は(c)と構成が似ているが、入力信号に選択信
号S1〜Smを用いているため、機能は(e)と同じで
ある。一方、例えば(a)、(e)の様に入力用の電界
効果トランジスタMN1、及び参照用の電界効果トラン
ジスタMNBが縦積みされない構成の場合、各トランジ
スタはバイポーラトランジスタに置換することが可能で
ある。この場合、電界効果トランジスタよりバイポーラ
トランジスタの方が、電流スイッチ性能が高いため増幅
度が大きい。この場合の負荷部は、バイポーラトランジ
スタが飽和しない様に、例えば図5(d)に示される構
成の負荷が用いられる。上記(a)〜(f)は、非ラッ
チ形のSCL回路に適用される例が示されるが、ラッチ
形のSCL回路にも同様に適用されることは明らかであ
る。1例として、上記(a)に対応する例が(g)、及
び(h)に示される。(g)は参照用トランジスタMN
Bのゲートが、図1の第1の実施例の受信回路201と
同様、ノード1(出力/Q)に接続される。また(h)
は参照用トランジスタMNBのゲートが、論理回路ブロ
ックLBの一方の端子であるノード4に接続される。
(h)の場合、プリチャージ時の参照用トランジスタM
NBのゲート電位が高電位VDDより、しきい電圧だけ
低下した電位となるため、論理スレッショルド電位も低
下するから、(g)の方が高速化の点で有利である。
用いられる受信回路の別の負荷部が示される。(a)
は、プリチャージ用トランジスタMP2L,MP2Rの
ゲートが、別の制御信号φ2Bで駆動される。制御信号
φ2よりφ2Bを早いタイミングで駆動することで、一
般のドミノ回路と同様、同じタイミングで駆動するより
SCL回路の高速化が図られる。(b)には、レベル補
償用トランジスタMPFLが削除される構成が示され
る。この場合、出力ノード/Qが判定期間の間中、フロ
ーティング状態になるが必要不可欠ではない。従って、
面積低減の効果がある。(c)は、プリチャージ用トラ
ンジスタMP2L,MP2Rのゲートが、常に低電位V
SSで駆動される。この場合、出力(Q,/Q)の信号
振幅がフル振幅ではなく、任意の振幅に設定可能とな
る。その振幅が小さい場合は(d)の様に、レベル補償
用トランジスタMPFL,MPFRが不要となり、面積
低減の効果がある。
用いられる受信回路の別の活性化回路が示される。
(a)は活性化回路DVがトランジスタMPDとMND
から成るインバータで構成される。その入力は制御信号
φ2に接続され、その出力はSCL回路のソースカップ
ル部のノード3に接続される。上記トランジスタMPD
が無い場合、ノード3は、参照用トランジスタMNBの
みでプリチャージされる。しかし、トランジスタMPD
が有る場合、MPDとMNBの両方のトランジスタでプ
リチャージされる。このため、ノード3及び出力ノード
Qのプリチャージ時間が短縮される。(b)は、活性化
回路DVが複数入力のNAND回路(図では例として2
入力で示す)から成る。この構成では制御信号φ2が活
性化の状態(高電位)になった場合でも、SCL回路は
NAND回路の入力が全て高電位の時のみしか活性化さ
れず、それ以外は活性化されないので消費電力が低減さ
れる。(c)は(b)の変形であり、トランジスタMP
D2が削除される構成である。この場合、データ信号I
Nが低電位で制御信号φ2が活性化の状態(高電位)に
なると、ノード3がフローティング状態となるが、トラ
ンジスタMPD2は必要不可欠ではない。
対である例が、第2の実施例として図7に示される。本
実施例は図1に示される第1の実施例に比べ、駆動回路
101及び信号配線Wが各々2つ有する点と、受信回路
201の参照用トランジスタのゲートが信号配線Wの相
補信号配線W2に接続される点が相違する。各駆動回路
101には、入力信号として真及びその相補信号が各々
入力される。本受信回路201では図8の入出力特性に
示される様に、論理スレッショルド電位が高電位から数
10mV低い電位であるため、相補信号線対である配線
Wと配線W2の電位差が0.1V以上ならば低電位と高
電位の弁別が可能である。従って、入力信号と制御信号
φ2のタイミングマージンが、図1に示される第1の実
施例の受信回路201より短縮できるため、よりいっそ
う高速化が図られる。但し、駆動回路、及び信号配線が
2倍に増加する煩雑さを代償とすることで実現される。
尚、この様な参照用トランジスタMNBのゲートが信号
配線Wの相補信号配線W2に接続される構成は、上記の
全SCL回路の受信回路に対しても適用可能である。図
9には上記第2の実施例に用いられる別の受信回路が示
される。本図の受信回路は一般的なラッチ形センスアン
プであり、上記第2の実施例の受信回路と同様の入出力
特性を有する。従って、入力信号Q1B,Q11Bと制
御信号φ2のタイミングマージンを、上記第2の実施例
の受信回路と同様に短縮できるため、高速化が図られ
る。しかし、本実施例では入力ノードが出力ノードでも
あるため、入力信号線がフル振幅に駆動されるので、図
7に示される第2の実施例より、消費電力が大きい。
尚、前記全ての受信回路201は駆動回路101として
も適用可能である。
施例について述べる。本実施例が図10に示される。本
実施例は、図1に示される第1の実施例と比べ、受信回
路201の入力側に信号線プリチャージ用トランジスタ
MP11Bが追加される点が相違する。まず上記信号線
プリチャージ用トランジスタMP11Bが無い場合の問
題点を図11の動作波形を用いて説明する。駆動回路1
01の制御信号φ1が‘H’から‘L’に切り換わり、
駆動回路のトランジスタMP11によりプリチャージ動
作が開始されても、配線Wの出口Q1Bのプリチャージ
動作完了までには、配線抵抗と配線容量の影響により長
時間を要する(Q1Bの一点鎖線で示す)。この一点鎖
線で示される場合では、次サイクルでの制御信号φ2が
‘L’から‘H’に切り換わり、受信回路201が活性
化されるタイミングに至っても、Q1Bのプリチャージ
動作が完了しておらず、誤データを出力する誤動作状態
になっている。この誤動作状態を防止するためには、サ
イクル時間をQ1Bのプリチャージ動作が完了する時間
まで長くする必要がある。換言すると、サイクル時間は
Q1Bのプリチャージ動作が完了する時間で律則される
ことになる。これを対策するために、本第3の実施例で
は信号線プリチャージ用トランジスタMP11Bを追加
している。このトランジスタMP11Bのドレインは配
線Wの出口Q1Bに接続され、そのゲートには制御信号
φ3が入力される。本実施例では制御信号φ3の入力タ
イミングが重要である。すなわち、データ信号INが
‘H’で制御信号φ1が立上がる場合(プリチャージ状
態から判定状態へ切り換わる場合)、制御信号φ3の立
上がりタイミングが制御信号φ1より遅延すると、遅延
した期間はトランジスタMN11,MN12,MP11B
が導通になり貫通電流が流れる。逆のタイミングの場合
は特に問題は生じない。一方、制御信号φ1が立下がる
場合、制御信号φ3の立下がりタイミングが制御信号φ
1より早いと、そのタイミング差の期間はトランジスタ
MN11,MN12,MP11Bが導通になり、貫通電流
が流れる。逆に制御信号φ3の立下がりタイミングが、
制御信号φ1の立下がりタイミングより遅延すると、ト
ランジスタMP11Bによる配線Wの出口Q1Bのプリ
チャージ動作がその分だけ遅延する。これらの問題を生
じさせないためには、例えば制御信号φ3の立上がり及
び立下がりタイミングは、制御信号φ1と同期している
ことが最良の条件となる。図11にはφ1とφ3がその
最良の条件の場合を想定して示されている。この場合、
本実施例によれば配線Wの出口Q1Bのプリチャージ動
作は、信号線プリチャージ用トランジスタMP11Bに
より、配線Wの寄生容量と寄生抵抗の影響をほとんど受
けることなく行われる。従って、配線Wの出口Q1Bの
波形は実線で示される様に、従来回路の場合に比べ高速
に立上がる。このため、サイクル時間の短縮化を図るこ
とが可能となる。
図12には外部クロックCKに基づいて発生する方法が
示される。制御信号φ1〜φ3は、外部クロックCKを
入力とする制御信号発生回路の出力として発生され、上
記駆動回路、及び受信回路、及び信号線プリチャージ用
トランジスタに供給される。図13には制御信号発生方
法の別の例が示される。例えば、駆動回路101の制御
信号φ1を基として制御信号φ2、或いはφ3を発生さ
せる。または、駆動回路101の出力信号Q1(或いは
Q1m)を基として制御信号φ2、或いはφ3を発生さ
せる。または、制御信号φ2、或いは受信回路201の
出力信号Q2,/Q2を基として制御信号φ3を発生さ
せることが可能である。
半導体メモリに適用される例について述べる。図14に
は第4の実施例として、半導体集積回路の全体ブロック
図が示される。半導体集積回路M13は、半導体メモリ
マクロM1、メモリセルアレーM2、ロウデコーダ及び
ワードドライバM3、ロウプリデコーダM4、ロウアド
レスバッファM5、読み出し書き込み回路M6、カラム
デコーダ及びドライバM7、カラムプリデコーダM8、
カラムアドレスバッファM9、読み出し書き込み制御回
路M10、出力回路M11、及び半導体メモリマクロM
1の各入出力回路と信号を送受信する各駆動回路M12
A〜M12Dを有する。メモリセルアレーM2は、メモ
リセル選択端子がワード線に接続され、メモリセル出力
端子がビット線に接続される多数のメモリセルを有し、
それらメモリセルはマトリクス状に配置されている。ロ
ウアドレスバッファM5は、ロウアドレス信号を内部相
補アドレス信号に変換し、これをロウプリデコーダM4
が解読し、さらにそれをロウデコーダ及びワードドライ
バM3が解読し、それによって選ばれるワード線を選択
レベルに駆動する。カラムアドレスバッファM9は、カ
ラムアドレス信号を内部相補アドレス信号に変換し、こ
れをカラムプリデコーダM8が解読し、さらにそれをカ
ラムデコーダ及びドライバM7で解読する。ビット線
は、カラムデコーダ及びドライバM7による解読結果に
したがって選択される。この様にして、ロウアドレス信
号およびカラムアドレス信号で指定されるメモリセルが
選択されることになる。
回路に信号を送る各駆動回路M12A〜M12Cが前記
駆動回路101であり、その出力線が前記信号配線W、
或いは前記信号配線Wと相補信号配線W2であり、ロウ
アドレスバッファM5、及びカラムアドレスバッファM
9、及び読み出し書き込み制御回路M10が前記受信回
路201で構成される。また、出力回路M11が前記駆
動回路101であり、その出力線が前記信号配線W、又
は前記信号配線Wと相補信号配線W2であり、駆動回路
M12Dが前記受信回路201で構成される結果、前記
高速化効果により半導体メモリマクロM1とのデータ信
号伝送時間が短縮される。
体メモリマクロM1(或いは半導体メモリ)のメモリセ
ルアレー、及びその周辺回路が示される。2Bは多分割
配置されるサブメモリセルアレー、10はビット線、1
1は読み出し書き込み制御回路、101はメインワード
ドライバ、201はサブワードドライバ、12はメモリ
セルでありサブワード線SWLとビット線10に接続さ
れ、マトリクス状に多数配置されている。また、各ビッ
ト線10の他端、及び各メインワード線MWL1,MW
L2の他端には、前記信号線プリチャージ用トランジス
タMP11Bが各々設けられている。ここでメインワー
ドドライバ101が前記駆動回路101であり、メイン
ワード線が前記信号配線W(或いは配線Wと配線W2)
であり、サブワードドライバ201が前記受信回路20
1に相当する。
(或いは配線Wと配線W2)であり、読み出し書き込み
制御回路11が前記受信回路201に相当する。この結
果、上記説明の効果により、メインワード線、或いはビ
ット線の駆動に要する時間を短縮することができる。ま
た、信号線プリチャージ用トランジスタMP11Bによ
り、メインワード線、或いはビット線を高速サイクルで
動作させることが可能となる。その結果、半導体メモリ
マクロ(或いは半導体メモリ)のアクセス時間が短縮さ
れる。
読み出し書き込み制御回路11、及びその周辺回路の1
例が示される。同図で10はビット線、10Bはコモン
データ線(或いはビット線)、101はメモリセルとプ
ルアップ回路から成る駆動回路、11はプルアップ回路
とセンスアンプ201から成る読み出し書き込み制御回
路である。ここで駆動回路101が前記駆動回路101
に相当し、ビット線10が前記信号配線W(或いは配線
Wと配線W2)に相当し、センスアンプ201が前記受
信回路201に相当する。プルアップ回路は、ワード線
の信号とほぼ同期して駆動される制御信号φ1により駆
動される。すなわち、ワード線が低電位の時、制御信号
φ1も低電位であり、プルアップ回路のトランジスタに
より、ビット線は高電位にプリチャージされている。一
方、ワード線が高電位になると、制御信号φ1も高電位
となり、プルアップ回路は判定状態となる。この時、例
えばメモリセルの情報を読み出す状態ならば、ビット線
対に生じる電位差を前述の様にセンスアンプ201で増
幅し、出力信号Q2,/Q2を次段回路に供給する。
施例は、前記第5の実施例における読み出し書き込み制
御回路11の出力を出力回路M11に伝送する例が示さ
れる。すなわち、読み出し書き込み制御回路11の出力
SO1が、制御信号φ2Bで駆動される受信回路201
Bで受信され、その出力SO2が制御信号φ2Cで駆動
される受信回路201Cで受信される。さらに、その出
力SO3が制御信号φ2Dで駆動される出力回路M11
で受信される。上記SO1〜SO3が前記伝送回路の信
号線に相当し、上記受信回路201B、201C、M1
1が、前記伝送回路の受信回路に相当する。本実施例に
より、前述の様に半導体メモリマクロ(或いは半導体メ
モリ)のアクセス時間が短縮される。
回路(或いは受信回路)が示される。本実施例は、図1
に示される第1の実施例の受信回路201を上下反転
し、さらに、各信号の極性も反転される形式である。信
号の極性等が相違するが、この様な構成でも第1の実施
例の受信回路201と同様の効果が得られる。すなわ
ち、上記実施例はn形デバイスをp形デバイスへそして
p形デバイスをn形デバイスへ置換した変形は、その道
の専門家には容易に推考しうる範囲である。また、各出
力信号及び反転した入力信号の極性を変更するため、出
力点で他のインバータを与えることもまた容易推考の範
囲である。
の従来例における受信回路201の入力側に前記信号線
プリチャージ用トランジスタMP11Bを追加した構成
である。本構成によれば、データ信号の伝送時間を短縮
する効果は無くなるが、信号配線Wの出口部分のプリチ
ャージ時間を短縮できる効果があるため、伝送サイクル
時間を短縮できる。この様に、信号線プリチャージ用ト
ランジスタMP11Bによれば、受信回路の種類に無関
係に伝送サイクル時間を短縮できる。
信号波形が鈍った場合でも、データを短時間に伝送する
こと、或いは高速サイクルでの伝送が可能となる。ま
た、半導体メモリのアクセス時間の短縮化が図られる。
部を示す回路図。
示す回路図。
路を示す図。
図。
別の例を示す回路図。
制御回路を示す図。
回路を示す図。
等価回路、RL…配線の寄生抵抗、CL…配線の寄生容
量、φ1〜φ2…制御信号。
Claims (36)
- 【請求項1】第1の制御信号で制御される駆動回路と、
第2の制御信号で制御される受信回路と、両回路間をつ
なぐ信号線を有する伝送回路において、 上記受信回路は、ラッチ機能を有する半導体論理回路か
ら成り、 上記第1及び第2の制御信号が第1の電位の時は判定期
間であり、第2の電位の時はプリチャージ期間であり、 上記駆動回路が、上記信号線を上記プリチャージ期間の
時は上記第1の電位に駆動し、上記判定期間の時は上記
駆動回路の入力信号に基づく出力電位に駆動する半導体
論理回路から成ることを特徴とする伝送回路。 - 【請求項2】第1の制御信号で制御される駆動回路と、
第2の制御信号で制御される受信回路と、両回路間をつ
なぐ信号線を有する伝送回路において、 上記駆動回路は、真及びその相補信号を伝送する各々の
駆動回路から成り、 上記信号線は、真及びその相補信号を伝送する各々の信
号線から成り、 上記受信回路は、ラッチ機能を有する半導体論理回路か
ら成り、 上記第1及び第2の制御信号が第1の電位の時は判定期
間であり、第2の電位の時はプリチャージ期間であり、 上記駆動回路が、上記信号線を上記プリチャージ期間の
時は上記第1の電位に駆動し、上記判定期間の時は上記
駆動回路の入力信号に基づく出力電位に駆動する半導体
論理回路から成ることを特徴とする伝送回路。 - 【請求項3】第1の制御信号で制御される駆動回路と、
第2の制御信号で制御される受信回路と、両回路間をつ
なぐ信号線を有する伝送回路において、 上記受信回路は、第1の電位と第1の結節点との間に設
けられ、上記第2の制御信号で駆動される第1の負荷
と、上記第1の電位と第2の結節点との間に設けられ、
上記第2の制御信号で駆動される第2の負荷と、 上記第1の結節点と上記第2の結節点と、及び第3の結
節点との間に設けられ、上記信号線の信号に応じて上記
第1の結節点と上記第3の結節点とを電気的に接続し、
かつ上記第1の結節点の信号に応じて上記第2の結節点
と上記第3の結節点とを電気的に接続するスイッチ回路
と、 上記第3の結節点と第2の電位との間に設けられ、上記
第2の制御信号で駆動される活性化回路を有する半導体
論理回路から成り、 上記第1及び第2の制御信号が上記第1の電位の時は判
定期間であり、上記第2の電位の時はプリチャージ期間
であり、 上記駆動回路が、上記プリチャージ期間の時は上記信号
線を上記第1の電位に駆動し、上記判定期間の時は上記
信号線を上記駆動回路の入力信号に基づく出力電位に駆
動する半導体論理回路から成ることを特徴とする伝送回
路。 - 【請求項4】上記スイッチ回路は、 ソース・ドレイン経路が上記第1の結節点と第4の結節
点との間に設けられ、ゲートが上記第2の結節点に接続
される第1の帰還用電界効果トランジスタと、ソース・
ドレイン経路が上記第2の結節点と第5の結節点との間
に設けられ、ゲートが上記第1の結節点に接続される第
2の帰還用電界効果トランジスタと、 上記第4の結節点と上記第3の結節点との間に設けら
れ、上記信号線の信号に応じて上記第4の結節点と上記
第3の結節点とを電気的に接続する論理回路ブロック
と、及び、 ソース・ドレイン経路が上記第5の結節点と上記第3の
結節点との間に設けられ、ゲートが上記第1の結節点に
接続される参照用電界効果トランジスタから成る請求項
3記載の伝送回路。 - 【請求項5】上記スイッチ回路は、 上記第1の結節点と上記第3の結節点との間に設けら
れ、上記信号線の信号に応じて上記第1の結節点と上記
第3の結節点とを電気的に接続する論理回路ブロック
と、及び、 ソース・ドレイン経路が上記第2の結節点と上記第3の
結節点との間に設けられ、ゲートが上記第1の結節点に
接続される参照用電界効果トランジスタから成る請求項
3記載の伝送回路。 - 【請求項6】上記スイッチ回路の論理回路ブロックは、
ソース・ドレイン経路が上記第1の結節点と第3の結節
点の間、または上記第4の結節点と第3の結節点の間に
設けられ、ゲートが上記信号線に接続される電界効果ト
ランジスタから成る請求項4、5いずれか1項記載の伝
送回路。 - 【請求項7】上記スイッチ回路の論理回路ブロックは、
第1の入力信号と第2の入力信号とを有し、そのゲート
に上記第1の入力信号が入力される第1の電界効果トラ
ンジスタと、そのゲートに上記第2の入力信号が入力さ
れ、そのドレインが上記第1の電界効果トランジスタの
ドレインに接続され、そのソースが上記第1の電界効果
トランジスタのソースに接続される第2の電界効果トラ
ンジスタから成り、そのソースが上記参照用電界効果ト
ランジスタのソースと接続されて成る請求項4、5いず
れか1項記載の伝送回路。 - 【請求項8】上記スイッチ回路の論理回路ブロックは、
各ゲートに各入力信号が接続されて縦積み接続される複
数の電界効果トランジスタから成り、 上記参照用電界効果トランジスタが、上記論理回路ブロ
ックの縦積み接続される複数の電界効果トランジスタと
同数の縦積み接続される複数の電界効果トランジスタか
ら成り、上記第2の結節点より論理積信号を得、上記第
1の結節点より否定論理積信号を得る請求項4、5いず
れか1項記載の伝送回路。 - 【請求項9】上記スイッチ回路の論理回路ブロックは、
各ゲートに各入力信号が接続されて縦積み接続される2
個の電界効果トランジスタの組と、各ゲートに上記各入
力信号の相補入力信号が接続されて縦積み接続される2
個の電界効果トランジスタの組とが並列接続されて成
り、 上記参照用電界効果トランジスタが、2個の縦積み接続
される参照用電界効果トランジスタから成り、上記第2
の結節点より排他的論理和信号を得、上記第1の結節点
より否定排他的論理和信号を得る請求項4、5いずれか
1項記載の伝送回路。 - 【請求項10】上記スイッチ回路の論理回路ブロック
は、各ゲートに入力信号及びその相補入力信号が接続さ
れて縦積み接続される2個の電界効果トランジスタの組
と、各ゲートに他の入力信号及びその相補入力信号が接
続されて縦積み接続される2個の電界効果トランジスタ
の組とが並列接続され、各組の縦積み接続される中間点
が互いに接続されて成り、上記参照用電界効果トランジ
スタが、2個の縦積み接続される参照用電界効果トラン
ジスタから成り、上記第2の結節点より排他的論理和信
号を得、上記第1の結節点より否定排他的論理和信号を
得る請求項4、5いずれか1項記載の伝送回路。 - 【請求項11】第1の制御信号で制御される駆動回路
と、第2の制御信号で制御される受信回路と、両回路間
をつなぐ信号線を有する伝送回路において、上記駆動回
路は、真及びその相補信号を伝送する各々の駆動回路か
ら成り、 上記信号線は、真及びその相補信号を伝送する各々の信
号線から成り、 上記受信回路は、第1の電位と第1の結節点との間に設
けられ、上記第2の制御信号で駆動される第1の負荷
と、上記第1の電位と第2の結節点との間に設けられ、
上記第2の制御信号で駆動される第2の負荷と、 上記第1の結節点と上記第2の結節点と、及び第3の結
節点との間に設けられ、上記一方の信号線の信号に応じ
て上記第1の結節点と上記第3の結節点とを電気的に接
続し、上記他方の相補信号線の信号に応じて上記第2の
結節点と上記第3の結節点とを電気的に接続するスイッ
チ回路と、及び、 上記第3の結節点と第2の電位との間に設けられ、上記
第2の制御信号で駆動される活性化回路を有する半導体
論理回路から成り、 上記第1、及び第2の制御信号が上記第1の電位の時は
判定期間であり、上記第2の電位の時はプリチャージ期
間であり、 上記駆動回路が、上記プリチャージ期間の時は上記信号
線を上記第1の電位に駆動し、上記判定期間の時は上記
信号線を上記駆動回路の入力信号に基づく出力電位に駆
動する半導体論理回路から成ることを特徴とする伝送回
路。 - 【請求項12】上記スイッチ回路は、 ソース・ドレイン経路が上記第1の結節点と第4の結節
点との間に設けられ、ゲートが上記第2の結節点に接続
される第1の帰還用電界効果トランジスタと、ソース・
ドレイン経路が上記第2の結節点と第5の結節点との間
に設けられ、ゲートが上記第1の結節点に接続される第
2の帰還用電界効果トランジスタと、 上記第4の結節点と上記第3の結節点との間に設けら
れ、上記一方の信号線の信号に応じて上記第4の結節点
と上記第3の結節点とを電気的に接続する第1の論理回
路ブロックと、及び、 上記第5の結節点と上記第3の結節点との間に設けら
れ、上記他方の相補信号線の信号に応じて上記第5の結
節点と上記第3の結節点とを電気的に接続する第2の論
理回路ブロックから成る請求項11記載の伝送回路。 - 【請求項13】上記スイッチ回路は、 上記第1の結節点と上記第3の結節点との間に設けら
れ、上記一方の信号線の信号に応じて上記第1の結節点
と上記第3の結節点とを電気的に接続する第1の論理回
路ブロックと、及び、 上記第2の結節点と上記第3の結節点との間に設けら
れ、上記他方の相補信号線の信号に応じて上記第2の結
節点と上記第3の結節点とを電気的に接続する第2の論
理回路ブロックから成る請求項11記載の伝送回路。 - 【請求項14】上記第1の論理回路ブロックは、ソース
・ドレイン経路が上記第1の結節点と上記第3の結節点
の間、或いは上記第4の結節点と上記第3の結節点の間
に設けられ、ゲートが上記一方の信号線に接続される電
界効果トランジスタから成り、上記第2の論理回路ブロ
ックは、ソース・ドレイン経路が上記第2の結節点と上
記第3の結節点の間、或いは上記第5の結節点と上記第
3の結節点の間に設けられ、ゲートが上記他方の相補信
号線に接続される電界効果トランジスタから成る請求項
12、13いずれか1項記載の伝送回路。 - 【請求項15】上記第1の論理回路ブロックは、第1の
入力信号と第2の入力信号とを有し、そのゲートに上記
第1の入力信号が入力される第1の電界効果トランジス
タと、そのゲートに上記第2の入力信号が入力され、そ
のドレインが上記第1の電界効果トランジスタのドレイ
ンに接続され、そのソースが上記第1の電界効果トラン
ジスタのソースに接続される第2の電界効果トランジス
タから成り、及び、 上記第2の論理回路ブロックは、そのゲートに上記第1
の入力信号の相補信号が入力される第1の参照用電界効
果トランジスタと、そのゲートに上記第2の入力信号の
相補信号が入力され、そのドレインが上記第1の参照用
電界効果トランジスタのドレインに接続され、そのソー
スが上記第1の参照用電界効果トランジスタのソースに
接続される第2の参照用電界効果トランジスタから成る
請求項12、13いずれか1項記載の伝送回路。 - 【請求項16】上記受信回路の活性化回路は、ソース・
ドレイン経路が上記第3の結節点と上記第2の電位との
間に設けられ、ゲートが上記第2の制御信号に接続され
る電界効果トランジスタから成る請求項3〜15いずれ
か1項記載の伝送回路。 - 【請求項17】上記受信回路の活性化回路がインバータ
から成り、その入力が上記第2の制御信号に接続され、
その出力が上記第3の結節点に接続されて成る請求項3
〜15いずれか1項記載の伝送回路。 - 【請求項18】上記受信回路の活性化回路が、複数入力
の論理回路から成り、その複数入力の何れかが上記第2
の制御信号であり、その出力が上記第3の結節点に接続
されて成る請求項3〜15いずれか1項記載の伝送回
路。 - 【請求項19】上記受信回路の第1の負荷は、ソース・
ドレイン経路が上記第1の電位と上記第1の結節点との
間に設けられ、そのゲートが上記第2の制御信号に接続
される第1のプリチャージ用電界効果トランジスタから
成り、上記受信回路の第2の負荷は、ソース・ドレイン
経路が上記第1の電位と上記第2の結節点との間に設け
られ、そのゲートが上記第2の制御信号に接続される第
2のプリチャージ用電界効果トランジスタと、及び、 ソース・ドレイン経路が第1の電位と上記第2の結節点
との間に設けられ、そのゲートが上記第1の結節点に接
続されるレベル補償用電界効果トランジスタから成る請
求項3〜18いずれか1項記載の伝送回路。 - 【請求項20】上記受信回路の第1の負荷は、ソース・
ドレイン経路が上記第1の電位と上記第1の結節点との
間に設けられ、そのゲートが上記第2の制御信号に接続
される第1のプリチャージ用電界効果トランジスタと、 ソース・ドレイン経路が上記第1の電位と上記第1の結
節点との間に設けられ、そのゲートが上記第2の結節点
に接続される第1のレベル補償用電界効果トランジスタ
から成り、 上記受信回路の第2の負荷は、ソース・ドレイン経路が
上記第1の電位と上記第2の結節点との間に設けられ、
そのゲートが上記第2の制御信号に接続される第2のプ
リチャージ用電界効果トランジスタと、及び、 ソース・ドレイン経路が上記第1の電位と上記第2の結
節点との間に設けられ、そのゲートが上記第1の結節点
に接続される第2のレベル補償用電界効果トランジスタ
から成る請求項3〜18いずれか1項記載の伝送回路。 - 【請求項21】上記受信回路の第1の負荷は、ソース・
ドレイン経路が上記第1の電位と上記第1の結節点との
間に設けられ、そのゲートが上記第2の制御信号に接続
される第1のプリチャージ用電界効果トランジスタから
成り、 上記受信回路の第2の負荷は、ソース・ドレイン経路が
上記第1の電位と上記第2の結節点との間に設けられ、
そのゲートが上記第2の制御信号に接続される第2のプ
リチャージ用電界効果トランジスタから成る請求項3〜
18いずれか1項記載の伝送回路。 - 【請求項22】上記第1及び第2のプリチャージ用電界
効果トランジスタのゲートが、上記第2の電位に接続さ
れる請求項19〜21いずれか1項記載の伝送回路。 - 【請求項23】上記スイッチ回路の論理回路ブロックに
おける電界効果トランジスタ、及び上記参照用電界効果
トランジスタが、それぞれバイポーラトランジスタに置
換され、そのドレインがコレクタに、ゲートがベース
に、ソースがエミッタに各々置換されて成る請求項3〜
22いずれか1項記載の伝送回路。 - 【請求項24】上記受信回路は、上記論理回路ブロック
の入力端子に入力信号を供給する選択回路を有し、 上記選択回路は、セレクタ信号で選択状態と非選択状態
に制御され、選択状態の時、上記選択回路の入力信号に
基づく信号を出力し、非選択状態の時の出力を上記第2
の電位に保持する請求項1〜23いずれか1項記載の伝
送回路。 - 【請求項25】上記第1及び第2の制御信号の少なくと
も一方が、クロック信号に基づき発生される請求項1〜
24いずれか1項記載の伝送回路。 - 【請求項26】上記第1及び第2の制御信号の少なくと
も一方が、次段回路の出力信号に基づき発生される請求
項1〜24いずれか1項記載の伝送回路。 - 【請求項27】上記第1及び第2の制御信号の少なくと
も一方が、前段回路の出力信号に基づき発生される請求
項1〜24いずれか1項記載の伝送回路。 - 【請求項28】ソース・ドレイン経路が上記第1の電位
と上記信号線との間に設けられ、そのゲートに加えられ
る第3の制御信号に応じて、プリチャージ動作、及び判
定動作が行われる信号線プリチャージ用電界効果トラン
ジスタが、上記信号線の少なくとも遠端部に設けられる
請求項1〜27いずれか1項記載の伝送回路。 - 【請求項29】第1の制御信号で制御される駆動回路
と、受信回路と、両回路間をつなぐ信号線とを有し、ソ
ース・ドレイン経路が第1の電位と上記信号線との間に
設けられ、そのゲートに加えられる第3の制御信号に応
じて、プリチャージ動作、及び判定動作が行われる信号
線プリチャージ用電界効果トランジスタが、上記信号線
の少なくとも遠端部に設けられた伝送回路であって、 上記第1の制御信号が上記第1の電位の時は判定期間で
あり、第2の電位の時はプリチャージ期間であり、 上記駆動回路が、上記プリチャージ期間の時は上記信号
線を上記第1の電位に駆動し、上記判定期間の時は上記
信号線を上記駆動回路の入力信号に基づく出力電位に駆
動する半導体論理回路から成ることを特徴とする伝送回
路。 - 【請求項30】上記第1及び第3の制御信号の少なくと
も一方が、クロック信号に基づき発生される請求項2
8、29いずれか1項記載の伝送回路。 - 【請求項31】上記第1、及び第3の制御信号の少なく
とも一方が、次段回路の出力信号に基づき発生される請
求項28、29いずれか1項記載の伝送回路。 - 【請求項32】上記第1、及び第3の制御信号の少なく
とも一方が、前段回路の出力信号に基づき発生される請
求項28、29いずれか1項記載の伝送回路。 - 【請求項33】ワード線と、上記ワード線に接続される
ワードドライバと、及び上記ワード線に接続されるサブ
ワードドライバを有する半導体メモリにおいて、 上記ワードドライバが上記請求項1〜32いずれか1項
に記載の伝送回路の駆動回路から成り、該伝送回路の信
号線から成り、上記サブワードドライバが上記伝送回路
の受信回路から成り、上記サブワードドライバの出力に
メモリセルが接続されて成ることを特徴とする半導体メ
モリ。 - 【請求項34】ビット線と、上記ビット線に接続される
メモリセルと、上記ビット線に接続される読出し書込み
制御回路と、及び上記ビット線をプリチャージするビッ
ト線プリチャージ回路を有する半導体メモリにおいて、 上記ビット線が請求項1〜32いずれか1項に記載の伝
送回路の信号線から成り、上記伝送回路の受信回路が上
記読出し書込み制御回路を有することを特徴とする半導
体メモリ。 - 【請求項35】アドレス入力信号等を伝送する入力バッ
ファ用信号線と、該入力バッファ用信号線の一端に接続
される入力信号駆動回路と、上記入力バッファ用信号線
の他端に接続される半導体メモリマクロ用の入力バッフ
ァを有する半導体集積回路において、 上記入力信号駆動回路が上記伝送回路の駆動回路から成
り、上記入力バッファ用信号線が請求項1〜32いずれ
か1項に記載の伝送回路の信号線から成り、上記入力バ
ッファが該伝送回路の受信回路から成ることを特徴とす
る半導体集積回路。 - 【請求項36】駆動回路と、受信回路と、両回路間をつ
なぐ信号線を有し、上記信号線の判定動作とプリチャー
ジ動作を上記信号線の少なくとも両端で行なう手段を有
することを特徴とする伝送回路。
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