KR970031240A - 출력하한값에 대한 리미트기능을 갖는 증폭회로 및 상보형 증폭회로(amplifier circuit and complementary amplifier circuit with limiting function for output lower limit) - Google Patents

Abstract

데이타선전위는 프리차지신호에 의해 도통상태로 되는 P채널 MOS트랜지스터(104)에 의해 "H"레벨로 프리차지되어 있고, 대응하는 신호를 출력하는 차동증폭회로(102)의 출력전위레벨과 데이타선의 전위레벨("H"레벨)의 차가 N채널 MOS트랜지스터(106)의 임계값(threshold) 전압Vth(n)으로 될 때까지 데이타선전위는 차동증폭회로(102)에 의해서 구동되지 않도록 하였다.

이렇게 하는 것에 의해서, I/O선쌍의 이퀄라이즈 부족이나 차동증폭회로(102)의 오프셋의 존재에 의해 잘못된 데이타가 데이타선으로 출력되는 일이 없다는 효과가 얻어진다.

Description

출력하한값에 대한 리미트기능을 갖는 증폭회로 및 상보형 증폭회로(AMPLIFIER CIRCUIT AND COMPLEMENTARY AMPLIFIER CIRCUIT WITH LIMITING FUNCTION FOR OUTPUT LOWER LIMIT)

본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음

도 1은 본 발명의 실시예 1의 반도체 기억장치(1000)의 구성을 도시한 개략적인 블럭도.

도 2는 실시예 1의 메모리셀 어레이(2b)의 구성을 도시한 개략적인 블럭도.

도 3은 실시예1의 프리앰프회로(100)의 구성을 도시한 회로도.

도 4는 실시예 1의 제1 변형예인 프리앰프(120)의 구성을 도시한 회로도.

도 5는 실시예 1의 제2 변형예인 프리앰프회로(140)의 구성을 도시한 회로도.

Claims (16)

1. 다이나믹형 반도체 가억장치에 있어서 메모리셀에서 리드된 데이타에 대응하는 상보입력신호를 받아서 대응하는 출력신호를 출력데이타선으로 출력하는 증폭회로에 있어서, 상기 상보입력신호에 따라서 제1 및 제2 전위중 어느 한쪽을 출력하는 차동 증폭수단, 프리차지신호에 따라서 상기 출력데이타선의 전위를 제3 소정 전위로 설정하는 프리차지수단, 상기 출력데이타선과 상기 차동증폭수단의 출력노드의 전위를 받고 상기 출력노드의 전위와 상기 제3 소정 전위의 차가 소정 값을 초과한 경우에 상기 출력데이타선과 상기 출력노드를 도통상태로 하는 출력전위 제한수단을 포함하는 증폭회로.
2. 제1항에 있어서, 상기 출력노드의 전위가 제2 소정 전위인 것에 따라서 상기 출력데이타선의 전위를 상기 제2 소정 전위로 유지하는 출력전위 유지수단을 더 포함하는 증폭회로.
3. 제1항에 있어서, 상기 출력전위 제한수단은 상기 출력노드와 상기 출력데이타선 사이에 접속되고 그의 게이트에서 기준전위를 받는 MOS트랜지스터를 포함하는 증폭회로.
4. 제2항에 있어서, 상기 출력전위 유지수단은 그의 드레인에서 상기 제3 소정 전위를 받고 그의 소오스가 상기 출력데이타선에 접속되고 그의 게이트가 상기 출력노드에 접속되는 MOS트랜지스터를 포함하는 증폭회로.
5. 제3항에 있어서, 상기 기준전위는 상기 제3 소정전위인 증폭회로.
6. 제3항에 있어서, 상기 MOS트랜지스터는 N채널 MOS트랜지스터인 증폭회로.
7. 제3항에 있어서, 상기 MOS트랜지스터는 P채널 MOS트랜지스터인 증폭회로.
8. 다이나믹형 반도체 기억장치에 있어서 메모리셀에서 리드된 데이타에 대응하는 상보입력신호를 받아서 대응하는 상보출력신호를 제1 및 제2 출력데이타선으로 출력하는 상보형 증폭회로에 있어서, 상기 상보입력신호를 받아서 대응하는 서로 상보적인 제1 및 제2 전위를 출력하는 제1 및 제2 출력노드를 갖는 상보차동 증폭수단, 프리차지신호에 따라서 상기 제1 및 상기 제2 출력데이타선의 전위를 제3 소정 전위로 설정하는 프리차지수단, 상기 제1 출력노드와 상기 제1 출력데이타선 사이에 접속되는 제1 출력전위 제한수단, 상기 제2 출력노드와 상기 제2 출력데이타선 사이에 접속되는 제2 출력전위 제한수단을 포함하고, 상기 제1 출력전위 제한수단은 상기 제1 출력노드의 전위를, 상기 제2 출력 전위 제한수단은 상기 제2 출력노드의 전위를 각각 받고, 대응하는 출력 노드의 전위와 상기 제3 소정 전위의 차가 소정 값을 초과한 경우에 도통상태로 되고, 상기 상보형 증폭회로는, 상기 제2 출력노드의 전위가 제2 소정 전위인 것에 따라서 상기 제1 출력데이타선의 전위를 상기 제2 소정 전위로 유지하는 제1 출력전위 유지수단과, 상기 제1 출력노드의 전위가 상기 제2 소정 전위인 것에 따라서 상기 제2 출력데이타선의 전위를 상기 제2 소정 전위로 유지하는 제2 출력전위 유지수단을 더 포함하는 상보형 증폭회로.
9. 제8항에 있어서, 상기 제1 출력전위 제한수단은 상기 제1 출력노드와 상기 제1 출력데이타선 사이에 접속되고 그의 게이트에서 기준전위를 받는 제1 MOS트랜지스터를 포함하고, 상기 제2 출력전위 제한수단은 상기 제2 출력노드와 상기 제2 출력데이타선 사이에 접속되고 그의 게이트에서 기준전위를 받는 제2 MOS트랜지스터를 포함하는 상보형 증폭회로.
10. 제8항에 있어서, 상기 제1 출력전위 유지수단은 그의 드레인에서 상기 제3 소정 전위를 받고 그의 소오스가 상기 제1 출력데이타선에 접속되고 그의 게이트가 상기 제1 출력노드에 접속되는 제3 MOS트랜지스터를 포함하고, 상기 제2 출력전위 유지수단은 그의 드레인에서 상기 제1 소정 전위를 받고 그의 소오스가 상기 제2 출력데이타선에 접속되고 그의 게이트가 상기 제2 출력노드에 접속되는 제4 MOS 트랜지스터를 포함하는 상보형 증폭회로.
11. 제9항에 있어서, 상기 기준전위는 상기 제3 소정전위인 상보형 증폭회로.
12. 제9항에 있어서, 상기 제1 및 상기 제2 MOS트랜지스터는 N채널 MOS트랜지스터인 상보형 증폭회로.
13. 제9항에 있어서, 상기 제1 및 상기 제2 MOS트랜지스터는 P채널 MOS트랜지스터인 상보형 증폭회로.
14. 제10항에 있어서, 상기 제3 및 상기 제4 MOS트랜지스터는 N채널 MOS트랜지스터인 상보형 증폭회로.
15. 제10항에 있어서, 상기 제3 및 상기 제4 MOS트랜지스터는 P채널 MOS트랜지스터인 상보형 증폭회로.
16. 다이나믹형 반도체 기억장치에 있어서 메모리셀에서 리드된 데이타에 대응하는 입력신호를 받아서 대응하는 출력신호를 출력데이타선으로 출력하는 증폭회로에 있어서, 상기 입력신호를 받아서 증폭된 신호를 상기 출력신호로서 출력하는 캐스케이드접속된 여러단의 내부 증폭수단과, 상기 여러개의 내부 증폭수단중 적어도 1쌍 사이에 접속되고 전단의 내부 증폭수단의 출력전위와 소정전위의 차가 소정 값을 초과한 경우에 도통상태로 되는 출력전위 제한수단을 포함하는 증폭회로.

    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.