JP3093632B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1015—Read-write modes for single port memories, i.e. having either a random port or a serial port
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- G11C7/1021—Page serial bit line access mode, i.e. using an enabled row address stroke pulse with its associated word line address and a sequence of enabled column address stroke pulses each with its associated bit line address
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- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1015—Read-write modes for single port memories, i.e. having either a random port or a serial port
- G11C7/103—Read-write modes for single port memories, i.e. having either a random port or a serial port using serially addressed read-write data registers
- G11C7/1033—Read-write modes for single port memories, i.e. having either a random port or a serial port using serially addressed read-write data registers using data registers of which only one stage is addressed for sequentially outputting data from a predetermined number of stages, e.g. nibble read-write mode
Landscapes
- Read Only Memory (AREA)
- Static Random-Access Memory (AREA)
- Dram (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は半導体記憶装置に関
し、特にデータ読出し用の複数のセンス増幅器を備えた
読出し専用の半導体記憶装置に関する。
し、特にデータ読出し用の複数のセンス増幅器を備えた
読出し専用の半導体記憶装置に関する。
【０００２】
【従来の技術】読出し専用を含む半導体装置の大容量化
は益々進み、一本のワード線と接続するメモリセル数が
増大してワード線の長さも長くなり、寄生容量が増大す
るため、ワード線の駆動速度が遅くなる。そこで、一本
のワード線を複数本のワード線に分割して駆動し、分割
された一本のワード線と接続するメモリセル数を少なく
してその長さを短かくし、ワード線の駆動速度を速くす
る技術が、大容量の半導体記憶装置では一般的に採用さ
れるようになってきた。
は益々進み、一本のワード線と接続するメモリセル数が
増大してワード線の長さも長くなり、寄生容量が増大す
るため、ワード線の駆動速度が遅くなる。そこで、一本
のワード線を複数本のワード線に分割して駆動し、分割
された一本のワード線と接続するメモリセル数を少なく
してその長さを短かくし、ワード線の駆動速度を速くす
る技術が、大容量の半導体記憶装置では一般的に採用さ
れるようになってきた。
【０００３】例えば、漢字フォント用等に使用される読
出し専用の半導体記憶装置はページアクセスモード機能
を備えており、ページアクセスモード時には、１つの行
アドレスで選択され読出された複数ビットのデータを、
所定ビット数づつの単位で順次シーケンシャルに出力す
るため、ワード線の分割駆動は極めて一般的である。従
来のこの種の半導体記憶装置の一例を図５に示す。
出し専用の半導体記憶装置はページアクセスモード機能
を備えており、ページアクセスモード時には、１つの行
アドレスで選択され読出された複数ビットのデータを、
所定ビット数づつの単位で順次シーケンシャルに出力す
るため、ワード線の分割駆動は極めて一般的である。従
来のこの種の半導体記憶装置の一例を図５に示す。
【０００４】この半導体記憶装置は、それぞれ複数行，
複数列に配置され選択されたときの状態がオンかオフか
でデータを記憶するメモリセルを備え選択された行の複
数のメモリセルの記憶データを読出すメモリセルアレイ
部１−１〜１−４と、これらメモリセルアレイ部１−１
〜１−４の互いに対応する行のワード線を選択レベルに
駆動しその行のメモリセルを選択するワード線駆動回路
２−１，２−２と、メモリセルアレイ部１−１〜１−４
それぞれと対応して設けられ対応するメモリセルアレイ
部から読出された複数のデータそれぞれと対応増幅する
複数のセンス増幅器を備えたセンス増幅回路３ｘ−１〜
３ｘ−４と、ページアクセスモード時、これらセンス増
幅回路３ｘ−１〜３ｘ−４それぞれの複数の増幅データ
を所定ビット数づつの単位で順次シーケンシャルに出力
（Ｄｏｕｔ）するようにこれらセンス増幅回路を制御す
る出力制御回路４とを有する構成となっている。
複数列に配置され選択されたときの状態がオンかオフか
でデータを記憶するメモリセルを備え選択された行の複
数のメモリセルの記憶データを読出すメモリセルアレイ
部１−１〜１−４と、これらメモリセルアレイ部１−１
〜１−４の互いに対応する行のワード線を選択レベルに
駆動しその行のメモリセルを選択するワード線駆動回路
２−１，２−２と、メモリセルアレイ部１−１〜１−４
それぞれと対応して設けられ対応するメモリセルアレイ
部から読出された複数のデータそれぞれと対応増幅する
複数のセンス増幅器を備えたセンス増幅回路３ｘ−１〜
３ｘ−４と、ページアクセスモード時、これらセンス増
幅回路３ｘ−１〜３ｘ−４それぞれの複数の増幅データ
を所定ビット数づつの単位で順次シーケンシャルに出力
（Ｄｏｕｔ）するようにこれらセンス増幅回路を制御す
る出力制御回路４とを有する構成となっている。
【０００５】この半導体記憶装置では、メモリセルアレ
イ部が４分割された構成となっているので、これらメモ
リセルアレイ部それぞれのワード線の長さは、分割前に
比べて１／４となっており、これらワード線を２つのワ
ード線駆動回路２−１，２−２で駆動するようになって
いる。従って、ワード線の駆動速度をその分上げること
ができ、これらメモリセルアレイ部１−１〜１−４の読
出し動作を速くすることができる。また、これらメモリ
セルアレイ部の読出し動作速度に見合うように、センス
増幅回路３ｘ−１−４にも高速のセンス増幅器が用いら
れている。これらセンス増幅回路３ｘ−１〜３ｘ−４に
使用されているセンス増幅器の具体的な回路例を図６に
示す。
イ部が４分割された構成となっているので、これらメモ
リセルアレイ部それぞれのワード線の長さは、分割前に
比べて１／４となっており、これらワード線を２つのワ
ード線駆動回路２−１，２−２で駆動するようになって
いる。従って、ワード線の駆動速度をその分上げること
ができ、これらメモリセルアレイ部１−１〜１−４の読
出し動作を速くすることができる。また、これらメモリ
セルアレイ部の読出し動作速度に見合うように、センス
増幅回路３ｘ−１−４にも高速のセンス増幅器が用いら
れている。これらセンス増幅回路３ｘ−１〜３ｘ−４に
使用されているセンス増幅器の具体的な回路例を図６に
示す。
【０００６】このセンス増幅器ＳＡｘは、ソースを電源
電位Ｖｃｃ供給端と接続しゲートに活性化制御信号ＳＥ
＊を受けてその活性化レベルに応答して導通するＰチャ
ネル型のトランジスタＱｐ１と、ソースをトランジスタ
Ｑｐ１のドレインと接続しゲートを接地電位点と接続す
るＰチャネル型のトランジスタＱｐ２ｘと、ドレインを
トランジスタＱｐ２ｘのドレインと接続しソース接地電
位点と接続しゲートに活性化制御信号ＳＥ＊を受けその
活性化レベルに応答して非導通となるＮチャネル型のト
ランジスタＱｎ１と、ドレインをトランジスタＱｎ１の
ドレインと接続しソースを接地電位点と接続しゲートに
選択されたメモリセルからのデータを受けるＮチャネル
型のトランジスタＱｎ２ｘと、ソースを電源電位Ｖｃｃ
供給端と接続しゲートとドレインとを接続するＰチャネ
ル型のトランジスタＱｐ３と、ドレインをトランジスタ
Ｑｐ３のゲート及びドレインと接続しゲートをトランジ
スタＱｐ２ｘ，Ｑｎ１，Ｑｎ２ｘのドレインと接続しソ
ースをトランジスタＱｎ２ｘのゲートと接続するＮチャ
ネル型のトランジスタＱｎ３とを備え、トランジスタＱ
ｎ２ｘのゲート及びトランジスタＱｎ３のソースに選択
されたメモリセルからのデータを受け、トランジスタＱ
ｐ３のゲート及びドレイン並びにトランジスタＱｎ３の
ドレインの接続点からセンス増幅出力Ｓ０を出力する構
成となっている。
電位Ｖｃｃ供給端と接続しゲートに活性化制御信号ＳＥ
＊を受けてその活性化レベルに応答して導通するＰチャ
ネル型のトランジスタＱｐ１と、ソースをトランジスタ
Ｑｐ１のドレインと接続しゲートを接地電位点と接続す
るＰチャネル型のトランジスタＱｐ２ｘと、ドレインを
トランジスタＱｐ２ｘのドレインと接続しソース接地電
位点と接続しゲートに活性化制御信号ＳＥ＊を受けその
活性化レベルに応答して非導通となるＮチャネル型のト
ランジスタＱｎ１と、ドレインをトランジスタＱｎ１の
ドレインと接続しソースを接地電位点と接続しゲートに
選択されたメモリセルからのデータを受けるＮチャネル
型のトランジスタＱｎ２ｘと、ソースを電源電位Ｖｃｃ
供給端と接続しゲートとドレインとを接続するＰチャネ
ル型のトランジスタＱｐ３と、ドレインをトランジスタ
Ｑｐ３のゲート及びドレインと接続しゲートをトランジ
スタＱｐ２ｘ，Ｑｎ１，Ｑｎ２ｘのドレインと接続しソ
ースをトランジスタＱｎ２ｘのゲートと接続するＮチャ
ネル型のトランジスタＱｎ３とを備え、トランジスタＱ
ｎ２ｘのゲート及びトランジスタＱｎ３のソースに選択
されたメモリセルからのデータを受け、トランジスタＱ
ｐ３のゲート及びドレイン並びにトランジスタＱｎ３の
ドレインの接続点からセンス増幅出力Ｓ０を出力する構
成となっている。
【０００７】このセンス増幅器ＳＡｘは、活性化制御信
号ＳＥ＊が活性化レベルの低レベルになると、トランジ
スタＱｐ１は導通状態、トランジスタＱｎ１は非導通状
態となって活性化する。今、メモリセルＭＣが選択状態
となり電流Ｉｃが節点Ｎａ（Ｑｎ２ｘのゲート、Ｑｎ３
のソース）に流れたとすると、節点Ｎａの電位が下がり
トランジスタＱｐ２ｘは常時オン状態、トランジスタＱ
ｎ２ｘはオフ状態となり、節点Ｎｂ（Ｑｎ３のゲート
等）の電位が上昇する。このときトランジスタＱｎ３は
オン状態となり、負荷トランジスタＱｐ３よりメモリセ
ルＭＣへ電流供給すると同時に、節点Ｎａの電位を上昇
させる。節点Ｎａの電位が上昇するとトランジスタＱｎ
２ａはオンとなるため、節点Ｎｂの電位を引き下げよう
とする。するとトランジスタＱｎ３の電流供給能力が下
がり、節点ＮａはメモリセルＭＣに流れる電流Ｉｃで再
び引き下げられる。このように、節点Ｎａとトランジス
タＱｎ２ｘ，Ｑｐ２ｘ，Ｑｎ３のレベルの変化を検出
し、メモリセルＭＣに書き込まれているデータ（メモリ
セルＭＣがオン状態かオフ状態か）判別している。
号ＳＥ＊が活性化レベルの低レベルになると、トランジ
スタＱｐ１は導通状態、トランジスタＱｎ１は非導通状
態となって活性化する。今、メモリセルＭＣが選択状態
となり電流Ｉｃが節点Ｎａ（Ｑｎ２ｘのゲート、Ｑｎ３
のソース）に流れたとすると、節点Ｎａの電位が下がり
トランジスタＱｐ２ｘは常時オン状態、トランジスタＱ
ｎ２ｘはオフ状態となり、節点Ｎｂ（Ｑｎ３のゲート
等）の電位が上昇する。このときトランジスタＱｎ３は
オン状態となり、負荷トランジスタＱｐ３よりメモリセ
ルＭＣへ電流供給すると同時に、節点Ｎａの電位を上昇
させる。節点Ｎａの電位が上昇するとトランジスタＱｎ
２ａはオンとなるため、節点Ｎｂの電位を引き下げよう
とする。するとトランジスタＱｎ３の電流供給能力が下
がり、節点ＮａはメモリセルＭＣに流れる電流Ｉｃで再
び引き下げられる。このように、節点Ｎａとトランジス
タＱｎ２ｘ，Ｑｐ２ｘ，Ｑｎ３のレベルの変化を検出
し、メモリセルＭＣに書き込まれているデータ（メモリ
セルＭＣがオン状態かオフ状態か）判別している。
【０００８】センス増幅器ＳＡｘのバイアス回路（Ｑｐ
１，Ｑｐ２ｘ，Ｑｎ２ｘ）の入力対出力特性及びトラン
ジスタＱｐ２ｘ，Ｑｎ２ｘの電流特性を図７（Ａ），
（Ｂ）に示す。
１，Ｑｐ２ｘ，Ｑｎ２ｘ）の入力対出力特性及びトラン
ジスタＱｐ２ｘ，Ｑｎ２ｘの電流特性を図７（Ａ），
（Ｂ）に示す。
【０００９】トランジスタＱｐ２ｘは、ゲートを接地電
位レベルとしているため、常時Ｉｐ２ｘなる電流が流れ
る。選択されたメモリセルＭＣがオン状態のとき、前述
のように節点Ｎａの電位が下がり、トランジスタＱｎ２
ｘにはＩｎ２ｘ（ＯＮ）なる電流が流れる（図７
（Ｂ））。このＩｎ２ｘ（ＯＮ）とＩｐ２ｘとの交点Ｉ
２ｘ（ＯＮ）がすなわちこのセンス増幅器ＳＡｘのバイ
アス回路（Ｑｐ１，Ｑｐ２ｘ，Ｑｎ２ｘ）の消費電流と
なる。同様に、選択されたメモリセルＭＣがオフ状態の
とき、トランジスタＱｎ２ｘにはＩｎ２ｘ（ＯＦＦ）な
る電流が流れ、その交点Ｉ２ｘ（ＯＦＦ）がバイアス回
路の消費電流となる。ここで、選択されたメモリセルＭ
Ｃがオフ状態のときこの電流が最も大きくなり、およそ
１ｍＡ程度である。高速センス増幅を実現するために
は、この節点Ｎａの振幅を微小にする必要があり、かつ
節点Ｎａの入力電圧の変化に対して出力節点のＮｂの振
幅が十分得られるようにしなければならない。これにつ
いて図７（Ａ）を参照して説明する。図７（Ａ）では、
入力の節点Ｎａに対する出力節点Ｎｂの電位変化を示し
ている。
位レベルとしているため、常時Ｉｐ２ｘなる電流が流れ
る。選択されたメモリセルＭＣがオン状態のとき、前述
のように節点Ｎａの電位が下がり、トランジスタＱｎ２
ｘにはＩｎ２ｘ（ＯＮ）なる電流が流れる（図７
（Ｂ））。このＩｎ２ｘ（ＯＮ）とＩｐ２ｘとの交点Ｉ
２ｘ（ＯＮ）がすなわちこのセンス増幅器ＳＡｘのバイ
アス回路（Ｑｐ１，Ｑｐ２ｘ，Ｑｎ２ｘ）の消費電流と
なる。同様に、選択されたメモリセルＭＣがオフ状態の
とき、トランジスタＱｎ２ｘにはＩｎ２ｘ（ＯＦＦ）な
る電流が流れ、その交点Ｉ２ｘ（ＯＦＦ）がバイアス回
路の消費電流となる。ここで、選択されたメモリセルＭ
Ｃがオフ状態のときこの電流が最も大きくなり、およそ
１ｍＡ程度である。高速センス増幅を実現するために
は、この節点Ｎａの振幅を微小にする必要があり、かつ
節点Ｎａの入力電圧の変化に対して出力節点のＮｂの振
幅が十分得られるようにしなければならない。これにつ
いて図７（Ａ）を参照して説明する。図７（Ａ）では、
入力の節点Ｎａに対する出力節点Ｎｂの電位変化を示し
ている。
【００１０】節点Ｎａの電位がトランジスタＱｎ２ｘの
しきい値電圧近くになると、トランジスタＱｎ２ｘの抵
抗値、流れる電流が大きく変化し出力節点Ｎｂの電位
は、電源電位Ｖｃｃから急激に０Ｖへと変化する。選択
されたメモリセルＭＣがオンセルのとき及びオフセルの
ときの電圧、並びにこれらの間のしき値がこの出力節点
Ｎｂの特性曲線の急激に変化する部分に入るように設定
することにより、入力の節点Ｎａの微小な電位変化（オ
ンセル，オフセルの）に対し、出力節点Ｎｂに大きな電
位変化を得ることができる。すなわち、大きな増幅利得
が得られる。これは、バイアス回路の能力を高くするこ
とで実現できる。
しきい値電圧近くになると、トランジスタＱｎ２ｘの抵
抗値、流れる電流が大きく変化し出力節点Ｎｂの電位
は、電源電位Ｖｃｃから急激に０Ｖへと変化する。選択
されたメモリセルＭＣがオンセルのとき及びオフセルの
ときの電圧、並びにこれらの間のしき値がこの出力節点
Ｎｂの特性曲線の急激に変化する部分に入るように設定
することにより、入力の節点Ｎａの微小な電位変化（オ
ンセル，オフセルの）に対し、出力節点Ｎｂに大きな電
位変化を得ることができる。すなわち、大きな増幅利得
が得られる。これは、バイアス回路の能力を高くするこ
とで実現できる。
【００１１】このようなセンス増幅器ＳＡｘを複数使用
してセンス増幅回路３ｘ−１〜、３ｘ−４を形成する、
ページアクセスモードを備えた半導体記憶装置におい
て、例えば、１６ビット単位で１６ワードを順次シリア
ルに出力する場合、２５６個のセンス増幅器ＳＡｘが必
要となる。いま、センス増幅器ＳＡｘのバイアス回路で
消費される電流を、前述したＩ２ｘ（ＯＦＦ）の１ｍＡ
とすると、センス増幅動作時、これらセンス増幅器ＳＡ
ｘは同時動作となるので、センス増幅回路３ｘ−１〜３
ｘ−４全体では２５６ｍＡとなる。
してセンス増幅回路３ｘ−１〜、３ｘ−４を形成する、
ページアクセスモードを備えた半導体記憶装置におい
て、例えば、１６ビット単位で１６ワードを順次シリア
ルに出力する場合、２５６個のセンス増幅器ＳＡｘが必
要となる。いま、センス増幅器ＳＡｘのバイアス回路で
消費される電流を、前述したＩ２ｘ（ＯＦＦ）の１ｍＡ
とすると、センス増幅動作時、これらセンス増幅器ＳＡ
ｘは同時動作となるので、センス増幅回路３ｘ−１〜３
ｘ−４全体では２５６ｍＡとなる。
【００１２】
【発明が解決しようとする課題】上述した従来の半導体
記憶装置は、所定ビット数単位で複数ワードを順次シリ
アルに高速に出力するページアクセスモードを実現する
ため、（所定ビット数）×（複数ワード）分の高速のセ
ンス増幅器ＳＡｘを備え、ページアクセスモード時には
これらセンス増幅器ＳＡｘが同時に動作する構成となっ
ており、これらセンス増幅器ＳＡｘでは１ｍＡ程度の電
流が消費されるので、例えば、出力を１６ビット、１６
ワードとすると消費電流は２５６ｍＡ程度に達する。ま
た、近年では、２５６ワードを連続アクセスするなどの
市場の要求が高まっており、この場合、出力を１６ビッ
ト単位とすると、その消費電流は４０９６ｍＡ程度にま
で達し、低消費電流化への対応ができないだけでなく、
電源配線などのエレクトロマイグレーションによる配線
故障を誘発する等の問題点や、電源配線，接地配線の電
圧変動、雑音発生等により誤動作が発生するという問題
点がある。
記憶装置は、所定ビット数単位で複数ワードを順次シリ
アルに高速に出力するページアクセスモードを実現する
ため、（所定ビット数）×（複数ワード）分の高速のセ
ンス増幅器ＳＡｘを備え、ページアクセスモード時には
これらセンス増幅器ＳＡｘが同時に動作する構成となっ
ており、これらセンス増幅器ＳＡｘでは１ｍＡ程度の電
流が消費されるので、例えば、出力を１６ビット、１６
ワードとすると消費電流は２５６ｍＡ程度に達する。ま
た、近年では、２５６ワードを連続アクセスするなどの
市場の要求が高まっており、この場合、出力を１６ビッ
ト単位とすると、その消費電流は４０９６ｍＡ程度にま
で達し、低消費電流化への対応ができないだけでなく、
電源配線などのエレクトロマイグレーションによる配線
故障を誘発する等の問題点や、電源配線，接地配線の電
圧変動、雑音発生等により誤動作が発生するという問題
点がある。
【００１３】また、大容量化に伴い、１つの行アドレス
で選択されるメモリセルの数が増大し、これらメモリセ
ルを選択するのに１本のワード線を駆動していたのでは
高速アクセスができないため、ワード線を複数本に分割
し、これら分割されたワード線を複数のワード線駆動回
路で駆動する構成となっているので、チップ面積が増大
するという問題点がある。
で選択されるメモリセルの数が増大し、これらメモリセ
ルを選択するのに１本のワード線を駆動していたのでは
高速アクセスができないため、ワード線を複数本に分割
し、これら分割されたワード線を複数のワード線駆動回
路で駆動する構成となっているので、チップ面積が増大
するという問題点がある。
【００１４】本発明の目的は、センス増幅時の消費電流
を低減して、連続アクセスするワード数が増大しても、
低消費電流化への対応が可能となり、かつエレクトロマ
イグレーションによる配線故障の発生を防止し、電圧変
動及び雑音等による誤動作の発生を防止して信頼性の向
上をはかり、また、これらがページアクセスモード時の
動作速度を低下させることなく実現でき、更にまた、チ
ップ面積を小さくすることができる半導体記憶装置を提
供することにある。
を低減して、連続アクセスするワード数が増大しても、
低消費電流化への対応が可能となり、かつエレクトロマ
イグレーションによる配線故障の発生を防止し、電圧変
動及び雑音等による誤動作の発生を防止して信頼性の向
上をはかり、また、これらがページアクセスモード時の
動作速度を低下させることなく実現でき、更にまた、チ
ップ面積を小さくすることができる半導体記憶装置を提
供することにある。
【００１５】
【課題を解決するための手段】本発明の半導体記憶装置
は、複数行，複数列に配置され選択されたときの状態が
オンかオフかでデータを記憶するメモリセルを備え１つ
の行アドレスで選択された複数のメモリセルの記憶デー
タを読出すメモリセルアレイ部と、このメモリセルアレ
イ部から読出された複数のメモリセルの記憶データそれ
ぞれを増幅する電流検出型の複数のセンス増幅器とを有
する半導体記憶装置において、前記複数のセンス増幅器
として、バイアス回路にゲートとドレインとを接続して
抵抗素子としたＭＯＳトランジスタを用いた低消費電流
型のセンス増幅器および、バイアス回路の前記ＭＯＳト
ランジスタに対応するＭＯＳトランジスタのゲートが接
地された回路からなる高速のセンス増幅器としたことを
特徴とし、また前記低消費電流型のセンス増幅回路を、
ソースに電源電位を受けゲートに活性化制御信号を受け
この活性化制御信号が活性化レベルのとき導通状態とな
るＰチャネルＭＯＳ型の第１のトランジスタと、ソース
をこの第１のトランジスタのドレインと接続しゲートと
ドレインとを接続するＰチャネルＭＯＳ型の第２のトラ
ンジスタと、ソースを基準電位点と接続しドレインを前
記第２のトランジスタのゲート及びドレインと接続しゲ
ートに前記活性化制御信号を受けてこの活性化制御信号
が活性化レベルのとき非導通状態となるＮチャネルＭＯ
Ｓ型の第３のトランジスタと、ソースを前記基準電位点
と接続しドレインを前記第３のトランジスタのドレイン
と接続しゲートに選択されたメモリセルの記憶データを
受けるＮチャネルＭＯＳ型の第４のトランジスタと、ソ
ースに前記選択されたメモリセルの記憶データを受けゲ
ートを前記第４のトランジスタのドレインと接続するＮ
チャネルＭＯＳ型の第５のトランジスタと、ソースに前
記電源電位を受けゲート及びドレインを前記第５のトラ
ンジスタのドレインと接続するＰチャネルＭＯＳ型の第
６のトランジスタとを備え、前記第６のトランジスタの
ゲート及びドレインから増幅されたデータを出力する回
路として構成される。
は、複数行，複数列に配置され選択されたときの状態が
オンかオフかでデータを記憶するメモリセルを備え１つ
の行アドレスで選択された複数のメモリセルの記憶デー
タを読出すメモリセルアレイ部と、このメモリセルアレ
イ部から読出された複数のメモリセルの記憶データそれ
ぞれを増幅する電流検出型の複数のセンス増幅器とを有
する半導体記憶装置において、前記複数のセンス増幅器
として、バイアス回路にゲートとドレインとを接続して
抵抗素子としたＭＯＳトランジスタを用いた低消費電流
型のセンス増幅器および、バイアス回路の前記ＭＯＳト
ランジスタに対応するＭＯＳトランジスタのゲートが接
地された回路からなる高速のセンス増幅器としたことを
特徴とし、また前記低消費電流型のセンス増幅回路を、
ソースに電源電位を受けゲートに活性化制御信号を受け
この活性化制御信号が活性化レベルのとき導通状態とな
るＰチャネルＭＯＳ型の第１のトランジスタと、ソース
をこの第１のトランジスタのドレインと接続しゲートと
ドレインとを接続するＰチャネルＭＯＳ型の第２のトラ
ンジスタと、ソースを基準電位点と接続しドレインを前
記第２のトランジスタのゲート及びドレインと接続しゲ
ートに前記活性化制御信号を受けてこの活性化制御信号
が活性化レベルのとき非導通状態となるＮチャネルＭＯ
Ｓ型の第３のトランジスタと、ソースを前記基準電位点
と接続しドレインを前記第３のトランジスタのドレイン
と接続しゲートに選択されたメモリセルの記憶データを
受けるＮチャネルＭＯＳ型の第４のトランジスタと、ソ
ースに前記選択されたメモリセルの記憶データを受けゲ
ートを前記第４のトランジスタのドレインと接続するＮ
チャネルＭＯＳ型の第５のトランジスタと、ソースに前
記電源電位を受けゲート及びドレインを前記第５のトラ
ンジスタのドレインと接続するＰチャネルＭＯＳ型の第
６のトランジスタとを備え、前記第６のトランジスタの
ゲート及びドレインから増幅されたデータを出力する回
路として構成される。
【００１６】また、複数のセンス増幅器で増幅されたデ
ータを外部へ出力制御する出力制御回路を備え、この出
力制御回路の制御に従って前記複数のセンス増幅器の増
幅データを、所定数づつの単位で順次シーケンシャルに
外部へ出力するアクセスモードを有し、前記所定数づつ
の単位で順次シーケンシャルに外部へ出力する増幅デー
タのうちの最初に外部へ出力される所定数のデータそれ
ぞれと対応するセンス増幅器を高速のセンス増幅器と
し、前記最初に外部へ出力される所定数のデータそれぞ
れと対応するセンス増幅器以外のセンス増幅器を低消費
電流型のセンス増幅器として構成される。
ータを外部へ出力制御する出力制御回路を備え、この出
力制御回路の制御に従って前記複数のセンス増幅器の増
幅データを、所定数づつの単位で順次シーケンシャルに
外部へ出力するアクセスモードを有し、前記所定数づつ
の単位で順次シーケンシャルに外部へ出力する増幅デー
タのうちの最初に外部へ出力される所定数のデータそれ
ぞれと対応するセンス増幅器を高速のセンス増幅器と
し、前記最初に外部へ出力される所定数のデータそれぞ
れと対応するセンス増幅器以外のセンス増幅器を低消費
電流型のセンス増幅器として構成される。
【００１７】また、メモリセルアレイ部を行方向に複数
の分割してこれら複数の分割されたメモリセルアレイ部
それぞれに複数の互いに対応する分割ワード線を含み、
これら複数の互いに対応する分割ワード線のうちの１組
の分割ワード線を同時に選択レベルに駆動する複数のワ
ード線駆動回路を備え、前記複数の分割されたメモリセ
ルアレイ部を、最初に外部へ出力される所定数のデータ
を高速駆動する高速センス増幅器と接続する高速メモリ
セルアレイ部と、この高速メモリセルアレイ以外の低消
費電流型センス増幅器に接続する低速メモリセルアレイ
部とから構成され、更に、メモリセルアレイ部にメモリ
セルの複数行それぞれと対応する複数のワード線を含
み、これら複数のワード線のうちの１本を選択レベルに
駆動してこの１本のワード線と対応する行の複数のメモ
リセルを選択する１つのワード線駆動回路を備え、この
ワード線駆動回路を前記メモリセルアレイ部の行方向の
一端に配置し、前記メモリセルアレイ部の選択された複
数のメモリセルから読出されたデータのうちの前記ワー
ド線駆動回路に最も近い所定数のメモリセルから読出さ
れたデータを高速のセンス増幅器で増幅して最初に外部
へ出力し、二番目以降に外部へ出力される所定数づつの
データは、低消費電流型のセンス増幅器で増幅して前記
ワード線駆動回路に近い方から順次出力するようにして
構成される。
の分割してこれら複数の分割されたメモリセルアレイ部
それぞれに複数の互いに対応する分割ワード線を含み、
これら複数の互いに対応する分割ワード線のうちの１組
の分割ワード線を同時に選択レベルに駆動する複数のワ
ード線駆動回路を備え、前記複数の分割されたメモリセ
ルアレイ部を、最初に外部へ出力される所定数のデータ
を高速駆動する高速センス増幅器と接続する高速メモリ
セルアレイ部と、この高速メモリセルアレイ以外の低消
費電流型センス増幅器に接続する低速メモリセルアレイ
部とから構成され、更に、メモリセルアレイ部にメモリ
セルの複数行それぞれと対応する複数のワード線を含
み、これら複数のワード線のうちの１本を選択レベルに
駆動してこの１本のワード線と対応する行の複数のメモ
リセルを選択する１つのワード線駆動回路を備え、この
ワード線駆動回路を前記メモリセルアレイ部の行方向の
一端に配置し、前記メモリセルアレイ部の選択された複
数のメモリセルから読出されたデータのうちの前記ワー
ド線駆動回路に最も近い所定数のメモリセルから読出さ
れたデータを高速のセンス増幅器で増幅して最初に外部
へ出力し、二番目以降に外部へ出力される所定数づつの
データは、低消費電流型のセンス増幅器で増幅して前記
ワード線駆動回路に近い方から順次出力するようにして
構成される。
【００１８】
【発明の実施の形態】次に本発明の実施の形態について
図面を参照して説明する。
図面を参照して説明する。
【００１９】図１は本発明の第１の実施の形態の半導体
記憶装置に使用される低消費電流型のセンス増幅器の回
路図である。
記憶装置に使用される低消費電流型のセンス増幅器の回
路図である。
【００２０】この第１の実施の形態の半導体記憶装置に
使用される低消費型のセンス増幅回路ＳＡは、ソースに
電源電位Ｖｃｃを受けゲートに活性化制御信号ＳＥ＊を
受けこの活性化制御信号ＳＥ＊が活性化レベル（低レベ
ル）のとき導通状態となるＰチャネルＭＯＳ型の第１の
トランジスタＱｐ１と、ソースをこのトランジスタＱｐ
１のドレインと接続しゲートとドレインとを接続するＰ
チャネルＭＯＳ型の第２のトランジスタＱｐ２と、ソー
スを基準電位点（接地電位点）と接続しドレインをトラ
ンジスタＱｐ２のゲート及びドレインと接続しゲートに
活性化制御信号ＳＥ＊を受けてこの活性化制御信号ＳＥ
＊が活性化レベルのとき非導通状態となるＮチャネルＭ
ＯＳ型の第３のトランジスタＱｎ１と、ソースを基準電
位点と接続しドレインをトランジスタＱｎ１のドレイン
と接続しゲートに選択されたメモリセルＭＣの記憶デー
タを受けるＮチャネルＭＯＳ型の第４のトランジスタＱ
ｎ２と、ソースに選択されたメモリセルＭＣの記憶デー
タを受けゲートをトランジスタＱｎ２のドレインと接続
するＮチャネルＭＯＳ型の第５のトランジスタＱｎ３
と、ソースに電源電位Ｖｃｃを受けゲート及びドレイン
をトランジスタＱｎ３のドレインと接続するＰチャネル
ＭＯＳ型の第６のトランジスタＱｐ３とを備え、トラン
ジスタＱｐ３のゲート及びドレインから増幅されたデー
タ（Ｓ０）を出力する回路となっている。
使用される低消費型のセンス増幅回路ＳＡは、ソースに
電源電位Ｖｃｃを受けゲートに活性化制御信号ＳＥ＊を
受けこの活性化制御信号ＳＥ＊が活性化レベル（低レベ
ル）のとき導通状態となるＰチャネルＭＯＳ型の第１の
トランジスタＱｐ１と、ソースをこのトランジスタＱｐ
１のドレインと接続しゲートとドレインとを接続するＰ
チャネルＭＯＳ型の第２のトランジスタＱｐ２と、ソー
スを基準電位点（接地電位点）と接続しドレインをトラ
ンジスタＱｐ２のゲート及びドレインと接続しゲートに
活性化制御信号ＳＥ＊を受けてこの活性化制御信号ＳＥ
＊が活性化レベルのとき非導通状態となるＮチャネルＭ
ＯＳ型の第３のトランジスタＱｎ１と、ソースを基準電
位点と接続しドレインをトランジスタＱｎ１のドレイン
と接続しゲートに選択されたメモリセルＭＣの記憶デー
タを受けるＮチャネルＭＯＳ型の第４のトランジスタＱ
ｎ２と、ソースに選択されたメモリセルＭＣの記憶デー
タを受けゲートをトランジスタＱｎ２のドレインと接続
するＮチャネルＭＯＳ型の第５のトランジスタＱｎ３
と、ソースに電源電位Ｖｃｃを受けゲート及びドレイン
をトランジスタＱｎ３のドレインと接続するＰチャネル
ＭＯＳ型の第６のトランジスタＱｐ３とを備え、トラン
ジスタＱｐ３のゲート及びドレインから増幅されたデー
タ（Ｓ０）を出力する回路となっている。
【００２１】次に、このセンス増幅器ＳＡの動作及び諸
特性について、図２（Ａ），（Ｂ）に示されたバイアス
回路（Ｑｐ１，Ｑｐ２，Ｑｐ２）の入力対出力特性及び
トランジスタＱｐ２，Ｑｎ２の電流特性を併せて参照し
説明する。
特性について、図２（Ａ），（Ｂ）に示されたバイアス
回路（Ｑｐ１，Ｑｐ２，Ｑｐ２）の入力対出力特性及び
トランジスタＱｐ２，Ｑｎ２の電流特性を併せて参照し
説明する。
【００２２】活性化制御信号ＳＥ＊が活性化レベルとな
り、センス増幅器ＳＡが活性化し、選択されたメモリセ
ルＭＣがオンセルかオフかによって節点Ｎａの電位がそ
れぞれ所定の一定の電位に保たれる動作は、従来のセン
ス増幅器ＳＡｘとほぼ同様に、トランジスタＱｎ２，Ｑ
ｐ２，Ｑｎ３からなるフィードバックループによって行
なわれる。
り、センス増幅器ＳＡが活性化し、選択されたメモリセ
ルＭＣがオンセルかオフかによって節点Ｎａの電位がそ
れぞれ所定の一定の電位に保たれる動作は、従来のセン
ス増幅器ＳＡｘとほぼ同様に、トランジスタＱｎ２，Ｑ
ｐ２，Ｑｎ３からなるフィードバックループによって行
なわれる。
【００２３】次に、図２（Ａ）に示されたバイアス回路
の入力（Ｎａの電圧）対出力（Ｎｂの電圧）特性につい
て説明する。
の入力（Ｎａの電圧）対出力（Ｎｂの電圧）特性につい
て説明する。
【００２４】まず、節点Ｎａの電位が０Ｖのときは、ト
ランジスタＱｎ２はオフ状態であり、節点Ｎｂの電位
は、電源電位Ｖｃｃに対しトランジスタＱｐ２のしきい
値電圧Ｖｔｐ２だけ低いレベル（Ｖｃｃ−Ｖｔｐ２）と
なる。
ランジスタＱｎ２はオフ状態であり、節点Ｎｂの電位
は、電源電位Ｖｃｃに対しトランジスタＱｐ２のしきい
値電圧Ｖｔｐ２だけ低いレベル（Ｖｃｃ−Ｖｔｐ２）と
なる。
【００２５】節点Ｎａの電位が上昇していくと、トラン
ジスタＱｎ２のしきい値電圧Ｖｔｎ２付近からトランジ
スタＱｎ２に電流が流れはじめ、節点Ｎｂの電位は、ト
ランジスタＱｐ２の負荷特性により抵抗素子としてその
電流を制御し、ゆるやかに０Ｖに向って低下する。この
節点Ｎｂの電位変化の傾きは、図７（Ａ）に示された従
来例に比べ、はるかにゆるやかである。
ジスタＱｎ２のしきい値電圧Ｖｔｎ２付近からトランジ
スタＱｎ２に電流が流れはじめ、節点Ｎｂの電位は、ト
ランジスタＱｐ２の負荷特性により抵抗素子としてその
電流を制御し、ゆるやかに０Ｖに向って低下する。この
節点Ｎｂの電位変化の傾きは、図７（Ａ）に示された従
来例に比べ、はるかにゆるやかである。
【００２６】ここで、節点Ｎｂの電位変化の傾きの所定
の位置に、選択されたメモリセルＭＣがオンセルのとき
及びオフセルのときの電圧、並びにこれらの間のしきい
値が入るように設定すると、入力の節点Ｎａのオンセ
ル，オフセルによる微小な変化に対し、出力節点Ｎｂに
所定の大きさの電位変化を得ることができる。この出力
節点Ｎｂの電位変化は、図７（Ａ）に示された従来例よ
り小さく、増幅利得が小さいことを示す。しかし、雑音
に対してはノイズマージンが高くなり安定した動作が得
られる。また、データレベルの判定速度は、出力データ
Ｓ０の振幅と、これを入力とする次段の最適設計をする
ことにより、従来例に比べ、ほぼ２０％程度の遅れとす
ることができる。
の位置に、選択されたメモリセルＭＣがオンセルのとき
及びオフセルのときの電圧、並びにこれらの間のしきい
値が入るように設定すると、入力の節点Ｎａのオンセ
ル，オフセルによる微小な変化に対し、出力節点Ｎｂに
所定の大きさの電位変化を得ることができる。この出力
節点Ｎｂの電位変化は、図７（Ａ）に示された従来例よ
り小さく、増幅利得が小さいことを示す。しかし、雑音
に対してはノイズマージンが高くなり安定した動作が得
られる。また、データレベルの判定速度は、出力データ
Ｓ０の振幅と、これを入力とする次段の最適設計をする
ことにより、従来例に比べ、ほぼ２０％程度の遅れとす
ることができる。
【００２７】次に、図２（Ｂ）に示されたバイアス回路
の電流特性について説明する。
の電流特性について説明する。
【００２８】トランジスタＱｐ２は、ゲートとドレイン
が接続されているため、その電流Ｉｐ２は抵抗素子とし
ての負荷電流特性を示す。一方、トランジスタＱｎ２に
は、選択されたメモリセルＭＣがオンセルの場合、Ｉｎ
２（ＯＮ）なる電流が流れ、オフセルの場合、Ｉｎ２
（ＯＦＦ）なる電流が流れる。そしてバイアス回路の消
費電流は、これら電流特性曲線の交点のＩ２（ＯＮ），
Ｉ２（ＯＦＦ）となり、その最大電流は、オフセルの場
合のＩ２（ＯＦＦ）となる。このＩ２（ＯＦＦ）の値
は、具体的には例えば、トランジスタＱｐ２を従来例の
トランジスタＱｐ２ｘと同様のサイズとした場合、従来
例の１／８程度のほぼ０．１２ｍＡに低減することがで
きる。
が接続されているため、その電流Ｉｐ２は抵抗素子とし
ての負荷電流特性を示す。一方、トランジスタＱｎ２に
は、選択されたメモリセルＭＣがオンセルの場合、Ｉｎ
２（ＯＮ）なる電流が流れ、オフセルの場合、Ｉｎ２
（ＯＦＦ）なる電流が流れる。そしてバイアス回路の消
費電流は、これら電流特性曲線の交点のＩ２（ＯＮ），
Ｉ２（ＯＦＦ）となり、その最大電流は、オフセルの場
合のＩ２（ＯＦＦ）となる。このＩ２（ＯＦＦ）の値
は、具体的には例えば、トランジスタＱｐ２を従来例の
トランジスタＱｐ２ｘと同様のサイズとした場合、従来
例の１／８程度のほぼ０．１２ｍＡに低減することがで
きる。
【００２９】このような低消費電流型のセンス増幅器Ｓ
Ａを、半導体記憶装置の複数のセンス増幅器の全て又は
大部分に適用することにより、従来例に比べてセンス増
幅時の消費電流を大幅に低減することができ、従って、
例えばページアクセスモード時の連続アクセスするワー
ド数が増大しても、低消費電流化への対応が可能とな
る。また、エレクトロマイグレーションによる配線故障
の発生を防止することができ、また、電源配線，接地配
線等の電圧変動や雑音等による誤動作の発生を防止する
ことができ、信頼性の向上をはかることができる。
Ａを、半導体記憶装置の複数のセンス増幅器の全て又は
大部分に適用することにより、従来例に比べてセンス増
幅時の消費電流を大幅に低減することができ、従って、
例えばページアクセスモード時の連続アクセスするワー
ド数が増大しても、低消費電流化への対応が可能とな
る。また、エレクトロマイグレーションによる配線故障
の発生を防止することができ、また、電源配線，接地配
線等の電圧変動や雑音等による誤動作の発生を防止する
ことができ、信頼性の向上をはかることができる。
【００３０】図３は本発明の第２の実施の形態を示すブ
ロック図である。
ロック図である。
【００３１】この第２の実施の形態の半導体記憶装置が
図５及び図６に示された従来の半導体記憶装置（従来
例）と相違する点は、ページアクセスモード時、所定ビ
ット数づつの単位で順次シーケンシャルに出力されるデ
ータのうちの最初に出力される所定ビットと対応するセ
ンス増幅器からなるセンス増幅回路３ｘ−１は高速のセ
ンス増幅器ＳＡｘで構成された従来例のままとし、セン
ス増幅回路３ｘ−１以外のセンス増幅回路３ｘ−２〜３
ｘ−４は、これらを構成するセンス増幅器ＳＡｘに代え
て図１に示された低消費電流型のセンス増幅器ＳＡで構
成してセンス増幅回路３−２〜３−４とした点にある。
図５及び図６に示された従来の半導体記憶装置（従来
例）と相違する点は、ページアクセスモード時、所定ビ
ット数づつの単位で順次シーケンシャルに出力されるデ
ータのうちの最初に出力される所定ビットと対応するセ
ンス増幅器からなるセンス増幅回路３ｘ−１は高速のセ
ンス増幅器ＳＡｘで構成された従来例のままとし、セン
ス増幅回路３ｘ−１以外のセンス増幅回路３ｘ−２〜３
ｘ−４は、これらを構成するセンス増幅器ＳＡｘに代え
て図１に示された低消費電流型のセンス増幅器ＳＡで構
成してセンス増幅回路３−２〜３−４とした点にある。
【００３２】ページアクセスモード時、１つの行アドレ
スにより選択されたメモリセルアレイ部１−１〜１−４
それぞれの複数のメモリセルからのデータのうち、最初
に外部へ出力されるべき所定ビット数のデータ（メモリ
セルアレイ部１−１のデータ）は、高速のセンス増幅器
ＳＡｘを備えたセンス増幅回路３ｘ−１で増幅されて出
力制御回路４で制御され、外部へ出力される。
スにより選択されたメモリセルアレイ部１−１〜１−４
それぞれの複数のメモリセルからのデータのうち、最初
に外部へ出力されるべき所定ビット数のデータ（メモリ
セルアレイ部１−１のデータ）は、高速のセンス増幅器
ＳＡｘを備えたセンス増幅回路３ｘ−１で増幅されて出
力制御回路４で制御され、外部へ出力される。
【００３３】２番目以降に外部へ出力されるべき所定ビ
ット数づつのデータ（メモリセルアレイ部１−２〜１−
４のデータ）は、センス増幅回路３ｘ−１と同時にセン
ス増幅動作を開始するセンス増幅回路３−２〜３−４に
より増幅され、最初の所定ビット数のデータが外部へ出
力されるまでの間にそのレベルが確定し、対応するセン
ス増幅器ＳＡ、又は別途設けられたラッチ回路等に保持
され、出力制御回路４による出力指示を待つ。そしてこ
れらデータは、出力制御回路４の指示制御により、所定
ビット数づつ、順次シーケンシャルに外部へ出力され
る。
ット数づつのデータ（メモリセルアレイ部１−２〜１−
４のデータ）は、センス増幅回路３ｘ−１と同時にセン
ス増幅動作を開始するセンス増幅回路３−２〜３−４に
より増幅され、最初の所定ビット数のデータが外部へ出
力されるまでの間にそのレベルが確定し、対応するセン
ス増幅器ＳＡ、又は別途設けられたラッチ回路等に保持
され、出力制御回路４による出力指示を待つ。そしてこ
れらデータは、出力制御回路４の指示制御により、所定
ビット数づつ、順次シーケンシャルに外部へ出力され
る。
【００３４】この第２の実施の形態においては、最初に
出力される所定ビット数のデータと対応するセンス増幅
器のみが高速のセンス増幅器ＳＡｘとなっており、それ
以外は低消費電流型のセンス増幅器ＳＡとなっているの
で、全てが高速のセンス増幅器ＳＡｘである従来例に比
べ、その消費電流を低減することができ、従ってページ
アクセスモード時の連続アクセスするワード数が増大し
ても、低消費電流化への対応が可能となり、エレクトロ
マイグレーションによる配線故障の発生防止、電源配
線，接地配線等の電圧変動や雑音等による誤動作発生の
防止等ができ、信頼性の向上をはかることができる。
出力される所定ビット数のデータと対応するセンス増幅
器のみが高速のセンス増幅器ＳＡｘとなっており、それ
以外は低消費電流型のセンス増幅器ＳＡとなっているの
で、全てが高速のセンス増幅器ＳＡｘである従来例に比
べ、その消費電流を低減することができ、従ってページ
アクセスモード時の連続アクセスするワード数が増大し
ても、低消費電流化への対応が可能となり、エレクトロ
マイグレーションによる配線故障の発生防止、電源配
線，接地配線等の電圧変動や雑音等による誤動作発生の
防止等ができ、信頼性の向上をはかることができる。
【００３５】また、低消費電流型のセンス増幅器ＳＡに
よる増幅速度、データレベルの判定は、高速のセンス増
幅器ＳＡｘより多少遅くなるが、高速のセンス増幅器Ｓ
Ａｘによる最初の所定ビットのデータが外部へ出力され
るタイミングにはこれら低消費電流型のセンス増幅器Ｓ
Ａによるデータレベルは確定済みとなるので、全てを高
速のセンス増幅器ＳＡｘとする従来例と同等の読出し速
度を得ることができる。
よる増幅速度、データレベルの判定は、高速のセンス増
幅器ＳＡｘより多少遅くなるが、高速のセンス増幅器Ｓ
Ａｘによる最初の所定ビットのデータが外部へ出力され
るタイミングにはこれら低消費電流型のセンス増幅器Ｓ
Ａによるデータレベルは確定済みとなるので、全てを高
速のセンス増幅器ＳＡｘとする従来例と同等の読出し速
度を得ることができる。
【００３６】図４は本発明の第３の実施の形態を示すブ
ロック図である。
ロック図である。
【００３７】この第３の実施の形態は、第２の実施の形
態におけるワード線駆動回路を１つとし、この１つのワ
ード線駆動回路２により１本のワード線を選択駆動して
メモリセルアレイ部１−１〜１−４それぞれの互いに対
応する行のメモリセルを選択するようにすると共に、ワ
ード線駆動回路２をこれらメモリセルアレイ部１−１〜
１−４の配置の行方向の最左端に配置し、ワード線駆動
回路２に最も近い所定数のメモリセルからのデータを高
速のセンス増幅器ＳＡｘからなるセンス増幅回路３ｘ−
１で増幅しその他のデータはセンス増幅回路３−２〜３
−４で増幅するようにし、これらデータを出力制御回路
４により、ワード線駆動回路２に近い方から所定ビット
数づつの単位で順次シーケンシャルに外部へ出力するよ
うにしたものである。
態におけるワード線駆動回路を１つとし、この１つのワ
ード線駆動回路２により１本のワード線を選択駆動して
メモリセルアレイ部１−１〜１−４それぞれの互いに対
応する行のメモリセルを選択するようにすると共に、ワ
ード線駆動回路２をこれらメモリセルアレイ部１−１〜
１−４の配置の行方向の最左端に配置し、ワード線駆動
回路２に最も近い所定数のメモリセルからのデータを高
速のセンス増幅器ＳＡｘからなるセンス増幅回路３ｘ−
１で増幅しその他のデータはセンス増幅回路３−２〜３
−４で増幅するようにし、これらデータを出力制御回路
４により、ワード線駆動回路２に近い方から所定ビット
数づつの単位で順次シーケンシャルに外部へ出力するよ
うにしたものである。
【００３８】この第３の実施の形態では、メモリセルア
レイ部１−１〜１−４の互いに対応する行のメモリセル
が１本のワード線で駆動，選択され、この１本のワード
線の寄生容量が増大してワード線駆動回路２から遠ざか
る程選択されるまでの時間が長くなるが、外部へ出力す
るデータの順番を、ワード線駆動回路２に近い方から順
次出力するようにしているので、最初に出力する所定ビ
ット数のデータ以外のデータを低消費電流型のセンス増
幅器ＳＡで増幅しても、出力タイミングまでにはデータ
レベルは確定済みとなるので特に問題は生じない。
レイ部１−１〜１−４の互いに対応する行のメモリセル
が１本のワード線で駆動，選択され、この１本のワード
線の寄生容量が増大してワード線駆動回路２から遠ざか
る程選択されるまでの時間が長くなるが、外部へ出力す
るデータの順番を、ワード線駆動回路２に近い方から順
次出力するようにしているので、最初に出力する所定ビ
ット数のデータ以外のデータを低消費電流型のセンス増
幅器ＳＡで増幅しても、出力タイミングまでにはデータ
レベルは確定済みとなるので特に問題は生じない。
【００３９】そして、ワード線駆動回路２を１つとする
ことができるので、第２の実施の形態や従来例に比べ、
チップ面積を小さくすることができる。また、センス増
幅器の大部分を低消費電流型（ＳＡ）としているので、
第２の実施の形態と同様の効果もある。
ことができるので、第２の実施の形態や従来例に比べ、
チップ面積を小さくすることができる。また、センス増
幅器の大部分を低消費電流型（ＳＡ）としているので、
第２の実施の形態と同様の効果もある。
【００４０】上述した第２及び３の実施の形態では、メ
モリセルアレイ部及びセンス増幅回路が４つのブロック
に区分されている例を示したが、これらブロックの区分
数はシーケンシャルに連続出力するワード数等によって
任意に変えることができる。また、低消費電流型のセン
ス増幅器ＳＡは、図１に示すような回路構成としたが、
その変形があることは明白であり、例えば、トランジス
タＱｐ２を、ＮチャネルＭＯＳ型のトランジスタに代え
ることもできる。
モリセルアレイ部及びセンス増幅回路が４つのブロック
に区分されている例を示したが、これらブロックの区分
数はシーケンシャルに連続出力するワード数等によって
任意に変えることができる。また、低消費電流型のセン
ス増幅器ＳＡは、図１に示すような回路構成としたが、
その変形があることは明白であり、例えば、トランジス
タＱｐ２を、ＮチャネルＭＯＳ型のトランジスタに代え
ることもできる。
【００４１】
【発明の効果】以上説明したように本発明は、１つの行
アドレスで選択された複数のメモリセルからのデータの
うちの所定のデータを低消費電流型のセンス増幅器で増
幅して出力する構成とすることにより、センス増幅時の
消費電流を低減することができるので、連続アクセスす
るワード数が増大しても、低消費電流化への対応が可能
が可能となり、かつ、エレクトロマイグレーションによ
る配線故障の発生を防止し、電圧変動や雑音等による誤
動作を防止して信頼性の向上をはかることができ、ま
た、ページアクセスモード時、最初に出力される所定ビ
ット数のデータのみを高速のセンス増幅器で、他は低消
費電流型のセンス増幅器でセンス増幅することにより、
動作速度を低下させることなく上述の効果を得ることが
でき、かつ、ワード線駆動回路を１つにすることができ
るので、チップ面積を小さくすることができる、という
効果がある。
アドレスで選択された複数のメモリセルからのデータの
うちの所定のデータを低消費電流型のセンス増幅器で増
幅して出力する構成とすることにより、センス増幅時の
消費電流を低減することができるので、連続アクセスす
るワード数が増大しても、低消費電流化への対応が可能
が可能となり、かつ、エレクトロマイグレーションによ
る配線故障の発生を防止し、電圧変動や雑音等による誤
動作を防止して信頼性の向上をはかることができ、ま
た、ページアクセスモード時、最初に出力される所定ビ
ット数のデータのみを高速のセンス増幅器で、他は低消
費電流型のセンス増幅器でセンス増幅することにより、
動作速度を低下させることなく上述の効果を得ることが
でき、かつ、ワード線駆動回路を１つにすることができ
るので、チップ面積を小さくすることができる、という
効果がある。
【図１】本発明の第１の実施の形態の半導体記憶装置に
使用される低消費電流型のセンス増幅器の回路図であ
る。
使用される低消費電流型のセンス増幅器の回路図であ
る。
【図２】図１に示されたセンス増幅器のバイアス回路部
分の入力対出力特性図及び電流特性図である。
分の入力対出力特性図及び電流特性図である。
【図３】本発明の第２の実施の形態を示すブロック図で
ある。
ある。
【図４】本発明の第３の実施の形態を示すブロック図で
ある。
ある。
【図５】従来の半導体記憶装置の一例を示すブロック図
である。
である。
【図６】図５に示された半導体記憶装置に使用されるセ
ンス増幅器の回路図である。
ンス増幅器の回路図である。
【図７】図６に示されたセンス増幅器のバイアス回路部
分の入力対出力特性図及び電流特性図である。
分の入力対出力特性図及び電流特性図である。
１−１〜１−４ メモリセルアレイ部 ２，２−１，２−２ ワード線駆動回路 ３−２〜３−４，３ｘ−１〜３ｘ−４ センス増幅回
路 ４ 出力制御回路 ＭＣ メモリセル Ｑｎ１〜Ｑｎ３，Ｑｐ１〜Ｑｐ３，Ｑｎ２ｘ，Ｑｐ２ｘ
トランジスタ ＳＡ，ＳＡｘ センス増幅器
路 ４ 出力制御回路 ＭＣ メモリセル Ｑｎ１〜Ｑｎ３，Ｑｐ１〜Ｑｐ３，Ｑｎ２ｘ，Ｑｐ２ｘ
トランジスタ ＳＡ，ＳＡｘ センス増幅器
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭64−39695（ＪＰ，Ａ) 特開 平４−247399（ＪＰ，Ａ) 特開 平６−349292（ＪＰ，Ａ) 特開 平７−211077（ＪＰ，Ａ) 特開 昭63−238649（ＪＰ，Ａ) 特開 昭63−211200（ＪＰ，Ａ) 特開 平４−11394（ＪＰ，Ａ) 特開 平７−114795（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) G11C 17/00 G11C 11/34
Claims (5)
- 【請求項１】 複数行，複数列に配置され選択されたと
きの状態がオンかオフかでデータを記憶するメモリセル
を備え１つの行アドレスで選択された複数のメモリセル
の記憶データを読出すメモリセルアレイ部と、このメモ
リセルアレイ部から読出された複数のメモリセルの記憶
データそれぞれを増幅する電流検出型の複数のセンス増
幅器とを有する半導体記憶装置において、前記複数のセ
ンス増幅器として、バイアス回路にゲートとドレインと
を接続して抵抗素子としたＭＯＳトランジスタを用いた
低消費電流型のセンス増幅器および、バイアス回路の前
記ＭＯＳトランジスタに対応するＭＯＳトランジスタの
ゲートが接地された回路からなる高速のセンス増幅器と
したことを特徴とする半導体記憶装置。 - 【請求項２】 低消費電流型のセンス増幅回路を、ソー
スに電源電位を受けゲートに活性化制御信号を受けこの
活性化制御信号が活性化レベルのとき導通状態となるＰ
チャネルＭＯＳ型の第１のトランジスタと、ソースをこ
の第１のトランジスタのドレインと接続しゲートとドレ
インとを接続するＰチャネルＭＯＳ型の第２のトランジ
スタと、ソースを基準電位点と接続しドレインを前記第
２のトランジスタのゲート及びドレインと接続しゲート
に前記活性化制御信号を受けてこの活性化制御信号が活
性化レベルのとき非導通状態となるＮチャネルＭＯＳ型
の第３のトランジスタと、ソースを前記基準電位点と接
続しドレインを前記第３のトランジスタのドレインと接
続しゲートに選択されたメモリセルの記憶データを受け
るＮチャネルＭＯＳ型の第４のトランジスタと、ソース
に前記選択されたメモリセルの記憶データを受けゲート
を前記第４のトランジスタのドレインと接続するＮチャ
ネルＭＯＳ型の第５のトランジスタと、ソースに前記電
源電位を受けゲート及びドレインを前記第５のトランジ
スタのドレインと接続するＰチャネルＭＯＳ型の第６の
トランジスタとを備え、前記第６のトランジスタのゲー
ト及びドレインから増幅されたデータを出力する回路と
した請求項１記載の半導体記憶装置。 - 【請求項３】 複数のセンス増幅器で増幅されたデータ
を外部へ出力制御する出力制御回路を備え、この出力制
御回路の制御に従って前記複数のセンス増幅器の増幅デ
ータを、所定数づつの単位で順次シーケンシャルに外部
へ出力するアクセスモードを有し、前記所定数づつの単
位で順次シーケンシャルに外部へ出力する増幅データの
うちの最初に外部へ出力される所定数のデータそれぞれ
と対応するセンス増幅器を高速のセンス増幅器とし、前
記最初に外部へ出力される所定数のデータそれぞれと対
応するセンス増幅器以外のセンス増幅器を低消費電流型
のセンス増幅器とした請求項１記載の半導体記憶装置。 - 【請求項４】 メモリセルアレイ部を行方向に複数の分
割してこれら複数の分割されたメモリセルアレイ部それ
ぞれに複数の互いに対応する分割ワード線を含み、これ
ら複数の互いに対応する分割ワード線のうちの１組の分
割ワード線を同時に選択レベルに駆動する複数のワード
線駆動回路を備え、前記複数の分割されたメモリセルア
レイ部を、最初に外部へ出力される所定数のデータを高
速駆動する高速センス増幅器と接続する高速メモリセル
アレイ部と、この高速メモリセルアレイ以外の低消費電
流型センス増幅器に接続する低速メモリセルアレイ部と
から構成する請求項１又は請求項３記載の半導体記憶装
置。 - 【請求項５】 メモリセルアレイ部にメモリセルの複数
行それぞれと対応する複数のワード線を含み、これら複
数のワード線のうちの１本を選択レベルに駆動してこの
１本のワード線と対応する行の複数のメモリセルを選択
する１つのワード線駆動回路を備え、このワード線駆動
回路を前記メモリセルアレイ部の行方向の一端に配置
し、前記メモリセルアレイ部の選択された複数のメモリ
セルから読出されたデータのうちの前記ワード線駆動回
路に最も近い所定数のメモリセルから読出されたデータ
を高速のセンス増幅器で増幅して最初に外部へ出力し、
二番目以降に外部へ出力される所定数づつのデータは、
低消費電流型のセンス増幅器で増幅して前記ワード線駆
動回路に近い方から順次出力するようにした請求項３記
載の半導体記憶装置。
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