KR970029019A - 파이프라인 가산기 - Google Patents

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KR970029019A
KR970029019A KR1019950040742A KR19950040742A KR970029019A KR 970029019 A KR970029019 A KR 970029019A KR 1019950040742 A KR1019950040742 A KR 1019950040742A KR 19950040742 A KR19950040742 A KR 19950040742A KR 970029019 A KR970029019 A KR 970029019A
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South Korea
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KR1019950040742A
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Inventor
김우진
Original Assignee
김광호
삼성전자 주식회사
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Abstract

본 발명은 파이프라인 가산기에 관한 것으로서, 2n비트데이타 A, B의 가산연산을 위해 상위 n비트와 하위 n비트로 나누어 A와 B의 상, 하위 비트들을 소정의 클럭신호에 따라서 멀티플렉싱하고, 각 하위 n비트들을 우선적으로 출력하는 2개의 2×1멀티플렉서, 하위 n비트들에 대하여 가산연산을 수행하고, 가산연산 결과 생성되는 캐리데이타를 상위 n비트들의 가산연산에 캐리로 사용하는 n비트 가산기, n비트 가산기에서 출력되는 하위 n비트들의 가산결과를 클럭신호에 따라 저장하는 파이프라인 레지스터, 파이프라인 레지스터에서 출력되는 하위 n비트 가산결과를 누적하는 하위 n비트 누적기와, n비트 가산기에서 출력되는 상위 n비트들의 가산결과를 누적하는 상위 n비트 누적기로 구성되어 하위 n비트 누적기의 출력과 상위 n비트 누적기의 출력을 연결하여 A, B의 가산연산 결과로 출력한다. 따라서, 파이프라인 개념을 도입하여 n비트 가산기로부터 2n비트 가산기를 구현함으로써 가산기의 면적을 줄이면서 고속으로 연산을 수행할 수 있도록 한다.

Description

파이프라인 가산기
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명에 의한 파이프라인 가산기를 나타낸 블럭도,
제2a_2e도는 제1도에 있어서 각부의 동작타이밍도,
제3도는 제1도에 있어서 캐리 레지스터에 인가되는 캐리 클럭 발생방법을 설명하기 위한 회로도.

Claims (1)

  1. 2n비트데이타 A, B의 가산연산을 위해 상위 n비트와 하위 n비트로 나누어 A와 B의 상, 하위 비트들을 소정의 클럭신호에 따라서 멀티플렉싱하고, 상기 각 하위 n비트들을 우선적으로 출력하기 위한 2개의 2×1멀티플렉서; 상기 2개의 2×1멀티플렉서에서 출력되는 하위 n비트들에 대하여 가산연산을 수행하고, 가산연산 결과 생성되는 캐리데이타를 상위 n비트들의 가산연산에 캐리로 사용하는 n비트 가산기; 상기 n비트 가산기에서 출력되는 하위 n비트들의 가산결과를 상기 클럭신호에 따라 저장하는 파이프라인 레지스터; 상기 파이프라인 레지스터에서 출력되는 하위 n비트 가산결과를 누적하는 하위 n비트 누적기; 및 상기 n비트 가산기에서 출력되는 상위 n비트들의 가산결과를 누적하는 상위 n비트 누적기로 포함하여 상기 하위 n비트 누적기의 출력과 상기 상위 n비트 누적기의 출력을 연결하여 A, B의 가산연산 결과로 출력하는 것을 특징으로 하는 파이프라인 가산기.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019950040742A 1995-11-10 1995-11-10 파이프라인 가산기 KR970029019A (ko)

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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101974779B1 (ko) * 2018-04-16 2019-05-02 고려대학교 세종산학협력단 16비트 이하 양의 정수용 파이프라인형 제곱기

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KR101974779B1 (ko) * 2018-04-16 2019-05-02 고려대학교 세종산학협력단 16비트 이하 양의 정수용 파이프라인형 제곱기

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