JPH06101715B2

JPH06101715B2 - 多重・分離方式

Info

Publication number: JPH06101715B2
Application number: JP6838886A
Authority: JP
Inventors: 武彦清水; 照夫上田
Original assignee: Hitachi Ltd; Nippon Telegraph and Telephone Corp
Current assignee: Hitachi Ltd; Nippon Telegraph and Telephone Corp
Priority date: 1986-03-28
Filing date: 1986-03-28
Publication date: 1994-12-12
Anticipated expiration: 2009-12-12
Also published as: JPS62226731A

Description

【発明の詳細な説明】〔発明の利用分野〕本発明はデータを多重化しかつ多重化されたデータを分
離化する多重・分離方式に関する。

〔発明の背景〕

従来の多重・分離方式は、「デイジタル回路」（電子通
信学会編、コロナ社刊）の67〜69ページに記載されてい
る様に、複数の入力を周期的に選択して１個の出力と
し、その逆に１個の入力を周期的に分離して複数の出力
とするものである。

しかし、上記した多重・分離方式は、多重化及び分離化
の際に、入力データの１タイムスロツト内のビツト順序
をいれかえたり、変更したりする機能を有していない。
そのため、ビツト順序をいれかえたり、変更する必要が
ある場合には、多重化部の前又は後にビツト順序のいれ
かえや変更を行なう回路を設け、かつ分離化部の前又は
後にいれかえや変更したビツト順序をもとにもどす回路
を設ける必要があつた。従つて、従来の多重・分離方式
では、入力データの１タイムスロツト内のビツト順序を
いれかえたり、変更する場合、装置が大型化し、価格が
高くなるという問題点があつた。

〔発明の目的〕

本発明は上記した従来技術の問題点に鑑みなされたもの
で、入力データの１タイムスロツト内のビツト順序をい
れかえたり、ビツトデータを変更する機能を備えた多重
・分離方式を提供することを目的としている。

〔発明の概要〕

本発明の多重・分離方式は、１タイムスロツトが所定ビ
ツト数から構成される複数個の入力データを、複数本の
入力回線を介して受け、上記入力データ群を多重化して
出力する多重化部と、上記多重化部の出力を入力回線を
介して受け、複数本の出力回線に分離化して出力する分
離化部とを有しており、特に、上記多重化部は、多重化
に際して、上記複数個の入力データの１タイムスロツト
内のビツトデータの順序変換とビツトデータの変更を行
なう手段を備え、かつ上記分離化部は、分離化に際し
て、多重化部で変換・変更された１タイムスロツト内の
ビツトデータを変換・変更前のもとのビツトデータに変
換・変更する手段を備えていることを特徴としている。

〔発明の実施例〕

以下、図面に示す実施例により、更に詳細に本発明につ
いて説明する。

第１図は本発明の多重・分離方式の多重化部の一実施例
を示すブロツク図である。同図において、IN00〜IN31は
入力回線,1は入力回線IN00〜IN31を選択するセレクタ,
2,3は多重化する際にデータを一時保持するメモリ,4は
メモリ2,3に対してシーケンシヤルなアドレス信号（例
えば、０から255までの連続したアドレス）を発生する
カウンタ,5はカウンタ４の出力を受けランダムなアドレ
ス信号（例えば、0,189,256…）に変換する変換部,6,7
はリード／ライト信号の指示に従つてメモリ2,3に供給
するアドレス信号を切換えるセレクタ,8はインバータで
ある。

第１図において、セレクタ１はカウンタ４の出力に応じ
て、入力回線IN00〜IN31を順次切換えてゆく。入力回線
IN00〜IN31には、第２図に示す様に、１タイムスロツト
が８ビツトのデータIN00S〜IN31Sが入力される。セレク
タ１は、データIN00S〜IN31Sの先頭ビツトの出力期間中
に、入力回線IN00〜IN31を順次切換え、先頭ビツトのデ
ータD₀₀₀，D₀₁₀，…D₃₁₀を出力し、データIN00S〜IN31S
の第２ビツトの出力期間中に、入力回線IN00〜IN31を順
次切換え、第２ビツトのデータD₀₀₀，D₀₁₀，…D₃₁₀を出
力し、以下同様に第８ビツトのデータD₀₀₁，D₀₁₁，…D
₃₁₁を出力する。即ち、セレクタ１を切換えるカウンタ
４は、データIN00S〜IN31Sの各ビツト入力時間に32計数
する様に設定されている。その結果、セレクタ１は、第
３図（ａ）に示す様なデータ列を出力する。

セレクタ１が第３図（ａ）に示すデータ列を出力してい
るとき、リード／ライト信号RWがライト指示になつてい
るとすると、メモリ３がライトに設定され、セレクタ７
はカウンタ４の出力をアドレス信号としてメモリ３に出
力する。その結果、メモリ３の各アドレスには、第３図
（ｂ）に示す様に、セレクタ１から出力されるデータが
アドレス０〜255に格納される。また、メモリ３のアド
レス256には、論理値“1"があらかじめ格納されてい
る。

次に、リード／ライト信号RWがリード指示に切換わる
と、メモリ３はリードに設定され、メモリ２はインバー
タ８によつてライトに設定される。そして、セレクタ７
は変換部５の出力をアドレス信号として出力し、セレク
タ６はカウンタ４の出力をアドレス信号として出力す
る。その結果、メモリ２のアドレス０〜255には、第３
図（ｂ）に示す様に、セレクタ１から出力されるデータ
が格納される。また、メモリ３には、アドレス信号とし
て変換部５の出力が入力されるため、第４図に示す様な
データ列を出力する。即ち、変換部５は、カウント４か
ら出力されるシーケンシヤルなアドレス０〜255を変換
し、例えばランダムなアドレス0,128,256,…256,1,129,
256…256,…,31,159,256…256を出力する。この結果、
メモリ３は第４図に示す様なデータ列を出力する。以
後、リード／ライト信号RWのライト指示／リード指示が
切換わる毎に、メモリ2,3が前記したリード・ライトを
交互に繰り返えす。

第２図における入力回路IN00の入力データIN00Sに着目
すると、第５ビツト目のデータD₀₀₁が第４図に示すデー
タ列では２番目に出力され、第２〜４ビツト目のデータ
D₀₀₀及び第６〜８ビツト目のデータD₀₀₁は無視され、第
４図に示すデータ列では３〜８番目のデータは“1"とな
つて出力される。他の入力回線IN01〜IN31においても全
く同様に符号変換・変更される。

以上の説明から明らかな様に、本実施例によれば、入力
回線IN00〜IN31の１タイムスロツト内の８ビツト（例え
ば、IN00では、D₀₀₀，D₀₀₀，D₀₀₀，D₀₀₀，D₀₀₁，D₀₀₁，
D₀₀₁，D₀₀₁の順にならんだ８ビツト）が符号変換され
（前記IN00では、D₀₀₀，D₀₀₁,1,1,1,1,1,1）が出力され
る。すなわち、前記した様に、変換部５を任意に設定す
ることにより、メモリ2,3の読出し用のアドレスをラン
ダムに変換し、メモリ2,3を交互にランダムに読出すこ
とにより、32個の入力回線IN00〜IN31の入力データIN00
S〜IN31Sの多重化のみならず、ビツト変換や特定ビツト
の内容を変更する事も可能になる。

第５図は本発明の多重・分離方式の分離化部の一実施例
を示すブロツク図であり、第１図における多重化部と同
一部分については、同一符号を付している。第５図にお
いて、入力回線INを介して、例えば第４図に示す様なデ
ータ列が入力される。この様なデータ列は、リード／ラ
イト信号RWのリード指示／ライト指示に従つて、メモリ
2,3に交互に書込まれる。その際、セレクタ6,7は、アド
レス信号としてカウンタ４の出力を選択して、メモリ2,
3に出力する。従つて、メモリ2,3はシーケンシヤルなア
ドレスに上記第４図に示す様なデータ列の各ビツトを格
納する。メモリ2,3に交互に書込まれたデータ列は、リ
ード／ライト信号RWのリード指示／ライト指示に従つ
て、メモリ2,3から交互に読み出される。このときのア
ドレス信号としては、セレクタ6,7が変換部５の出力を
選択する。そのため、メモリ2,3はランダムに読出さ
れ、符号順序の入れ換えが行なわれる。メモリ2,3から
リード／ライト信号RWに従つて交互に出力されるデータ
列は、デコーダ９によつて出力回線OUT00〜OUT31に分配
される。デコーダ９は変換部５から出力されるランダム
なアドレス信号に従つて、メモリ2,3から出力されたデ
ータを出力回線OUT00〜OUT31に分配する。従つて、第１
図に示す多重化部における原理と全く同様の原理によつ
て、データの分離と符号変換を行なうことができる。

具体例を用いて説明すると、第４図に示すデータ列が入
力回線INを介して伝送された場合、メモリ２又は３の一
方の連続したアドレス０〜255に格納される。メモリ２
又は３を読出す場合には出力回線OUT00に着目すると、
第２図に示すデータIN00Sと同一のデータを出力するべ
く、変換部５がカウンタ４の出力を変換して出力する。

尚、以上に説明した実施例においては、メモリ2,3への
書込みをシーケンシヤルなアドレス信号により行ない、
読出しをランダムなアドレス信号で行なうものとして説
明したが、本発明はこれに限定されるものでなく、書込
みをランダムなアドレス信号で行ない、読出しをシーケ
ンシヤルなアドレス信号で行なう様にしても良いし、書
込みと読出しの両方をランダムなアドレス信号で行なう
様にしても良い。

また、以上に説明した実施例においては、データの保持
にメモリ2,3を用いたが、個別IC（例えば、フリップフ
ロップ，シフトレジスタ等）を用いたり、第１図や第５
図に示す回路全体をLSI化しても良い。

また、以上に説明した実施例では入力回線を32個，出力
回線を１個及び入力回線を１個，出力回線を32個として
説明したが、本発明はこれに限定されるものではなく、
入力回線と出力回線の数は任意で良い。

〔発明の効果〕

本発明によれば、データの多重分離と同時に符号変換も
できるので、従来の多重分離回路の他に特別の符号変換
回路を設置することなく、経済的な通信システムが供給
できる効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例の多重化部を示すブロツク
図、第２図は第１図の実施例に示す入力回線を介して入
力される入力データを示す説明図、第３図（ａ）は第１
図に示す実施例中のセレクタから出力されるデータ列を
示す説明図、第３図（ｂ）は第１図に示す実施例中のメ
モリに記憶されるデータとアドレスの関係を示す説明
図、第４図は第１図に示す実施例における多重化出力の
一例を示す説明図、第５図は本発明の一実施例の分離化
部を示すブロツク図である。 1,6,7……セレクタ、９……デコーダ 2,3……メモリ４……カウンタ５……変換部８……インバータ

Claims

【特許請求の範囲】

【請求項１】タイムスロツトが所定ビツト数から構成さ
れる複数個の入力データを、複数本の入力回線を介して
受け、上記入力データ群を多重化して出力する多重化部
と、上記多重化部の出力を入力回線を介して受け、複数
本の出力回線に分離化して出力する分離化部とを有して
いる多重・分離方式において、上記多重化部は、多重化
に際して、上記複数個の入力データの１タイムスロツト
内のビツトデータの順序変換とビツトデータの変更を行
なう手段を備え、かつ上記分離化部は、分離化に際し
て、多重化部で変換・変更された１タイムスロツト内の
ビツトデータを変換・変更前のもとのビツトデータに変
換・変更する手段を備えていることを特徴とする多重・
分離方式。