KR970049482A - 비동기 fifo에서 반-충만 및 반-빈 플래그를 발생시키기 위한 상태기계설계 - Google Patents

비동기 fifo에서 반-충만 및 반-빈 플래그를 발생시키기 위한 상태기계설계 Download PDF

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Abstract

본 발명은 매우 짧은 플래그 발생 지연을 실현하는데 사용될 수 있는 상태 기계설계를 기술하고 있다. 또한, 본 발명은 매우 높은 MTBF를 갖는 잇점을 실현한다. 본 발명은 세 개의 전 상태 가변부와 판독 반 충만 및 기록 반 층만 플래그 WRH의 논리적인 "OR", 외부기록클럭입력 및 외부판독클럭입력을 나타내는 세 개의 추가적인 입력의 조합으로부터 생성된, 다음 상태가변부 셋트를 발생시키다. 다음 상태 가변부는 전 상태 가변부의 곱, 전 상태 가변부의 보충신호 및 신호 WRH로부터 유도된다. 반 층만 플래그는 세 개의 다음상태 가변부, 판독 클럭 신호 및 기록클럭 신호로부터의 입력을 조작하는 디지탈 논리 디코딩 기술을 사용하여 발생된다.

Description

비동기 FIFO에서 반-충만 및 반-빈 플래그를 발생시키기 위한 상태기계설계
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 상태기계의 전체적 구성을 나타내는 개념적 블록도이다.

Claims (20)

  1. FIFO버퍼의 충만함을 나타내는 출력 플래그를 발생시키기 위한 장치에 있어서, FIFO의 현재 상태를 표시하는 디지탈 단어를 발생하는 제1입력 셋트 및 FIFO의 특정 충만특성을 나타내는 룩-어헤드 플래그를 수용하는 플래그 입력을 갖는 신호발생기 수단으로서, 상기 신호발생기 수단이 플래그 입력을 갖는 신호발생기 수다으로서, 상기 신호발생기 수단이 제1입력 셋트를 입력을 나타내는 제1의 출력 셋트, 제1입력 셋트로의 디지탈 보충을 나타내는 제2셋트의 출력 및 룩-어헤드 플래그와 룩-어헤드 플래그의 디지탈 보충을 나타내는 제3셋트의 출력을 발생시키기 위하여 상기 출력들을 조작하고; 신호발생기의 제1, 제2및 제3셋트 출력에 접속된 제1셋트의 입력을 갖는 곱하기 발생기 수단으로서, 상기 곱하게 발생기가 FIFO의 현재 상태를 나타내는 한셋트의 출력을 생성하도록 제1셋트의 입력을 조작하며; 곱하기 발생기의 출력셋트의 접속된 한세트의 디코더 입력을 갖는 플래그 디코더 수단으로서, 상기 플래그 디코더가 FIFO가 상기 특정의 충만 특성에 있을때 하나의 로직상태이고 FIFO가 상기 특정의 충만상태에 있지 않을때 또 다른 로직상태인 출력 플래그를 생성하기 위하여 디코더 출력 셋트를 조작하는 것을 포함하는 장치.
  2. 제1항에 있어서, 상기 룩-어헤드 플래그가 상기 FIFO의 다른 특정의 충만특성을 나타내도록 프로그램 가능한 장치.
  3. 제1항에 있어서, 상기 곱하기 발생기 수단이 외부기록클럭 및 외부판독클럭 접속된 최소한 한쌍의 타이밍 입력을 더 포함하는데 상기 곱하기 발생기가 상기 출력셋트의 발생을 위하여 제1입력셋트 및 플래그 입력과 조합하여 상기 타이밍 입력을 조작하는 장치.
  4. 제1항에 있어서, 상기 플래그 디코더 수단이 외부기록클럭 및 외부판독클럭에 접속된 최소한 한쌍의 타이밍 입력을 더 포함하는데 상기 플래그 디코더가 상기 출력플래그의 발생을 위하여 상기 디코더 입력과 조합하여 제1입력 쌍을 조작하는 장치.
  5. 제1항에 있어서, 상기 신호발생기 수단이 신호발생의 제1입력셋트 및 제1 및 제2출력셋트 사이에 접속된 한셋트의 교차결합된 게이트를 더 포함하는데 상기 교차결합된 게이트 셋트는 제1출력셋트 및 제2출력세트가 동시에 활성 디지탈 상태에 있지 않는 것을 보장하는 장치.
  6. 제5항에 있어서, 각각의 교차 결합된 게이트가 제1NAND 게이트 및 제2NAND 게이트를 포함하며,각각 NAND 게이트는 제1 및 제2입력 및 출력을 갖고, 제1 및 제2NAND 게이트의 제1입력들은 각각은 상기 신호발 생기의 제1출력셋트로부터의 신호에 접속되며, 제1NAND 게이트의 출력은 신호발생기의 제1출력셋트로 신호를 제공하여 제2NAND 게이트의 제2입력에 결합되고, 제2NAND 게이트의 출력은 신호발생기의 제2출력셋트에 신호를 제공하여 제1NAND 게이트의 제2출력에 결합되는 장치.
  7. 제6항에 있어서, 상기 각각의 교차결합된 게이트가 상기 제1입력셋트로부터의 신호 및 제2NAND 게이트의 제1입력 사이에 접속된 인버터를 더 포함하는 장치.
  8. 제1항에 있어서, 곱하기 발생기가 논리 게이트 열을 더 포함하는 장치.
  9. 제1항에 잇어서, FIFO의 현재상태를 나타내는 상기 출력셋트가 세 개의 가변부(P,Q,S)를 포함하는 장치.
  10. 제9항에 있어서, 상기 가변부(P,Q,S)가 FIFO의 여덟 개의 가능한 상태를 나타내고, 상기 플래그 디코더가 FIFO의 여덟 개 가능한 상태에 응답하여 출력 플래그를 생성하는 장치.
  11. FIFO의 충만함을 나타내는 반충만 플래그를 발생시키기 위한 장치에 있어서, FIFO의 현재상태를 표시하는 디지탈 단어를 생성하는 곱하기 입력셋트에 응답하는 곱하기 발생수단으로서, 상기 곱하기 발생기가 FIFO의 다음 상태를 나타내는 곱하기 출력셋트의 생성을 위하여 상기 곱하기 출력셋트를 조작하고; 상기 곱하기 출력셋트에 접속된 상태출력셋트에 응답하는 상태 발생수단으로서, 상기 상태 발생기가 FIFO의 현재상태를 나타내는 상태출력셋트의 생성을 위하여 상기 상태출력셋트를 조작하고, 상기 상태출력셋트가 상기 곱하기 발생수단의 곱하기 출력셋트에 존재하며; 반충만 플래그 출력을 갖는 플래그 드라이버 수단으로서, 제1플래그 드라이버 입력이 리셋 입력에 접속된 상기 상태출력 및 제2플래그 입력 중 하나에 접속되고, 상기 플래그 드라이버는 상기 FIFO가 반충만일 때 제1디지탈 상태에 있고 FIFO가 반충만이지 않을 때 제2디지탈 상태에 있는 상기 반충만 플래그 출력을 생성하도록 상기 제1 및 제2플래그 출력을 조작하는 것을 포함하는 장치.
  12. 제11항에 있어서, 상태발생수단이, 제1상태출력을 생성하기 위한 P발생수단; 제2상태출력을 생성하기 위한 Q발생수단; 제3상태출력을 생성하기 위한 S발생수단을 더 포함하는 장치.
  13. 제11항에 있어서, 외부 재송신 신호를 받는 제1리셋 입력, 기록 카운터의 MSB신호를 받는 제2리셋 입력, 상기 기록 카운터의 MSB-1 신호를 받는 제3리셋 입력 및 상기 플래그 드라이버에 접속된 리셋출력을 갖는 리셋수단을 더 포함하는 장치.
  14. 제13항에 있어서, 상기 리셋 수단이 상기 기록 카운터의 MSB 신호를 받는 제1입력 및 상기 기록 카운터의 MSB-1신호를 받는 제2입력 및 출력을 갖는 제1NOR 게이트를 더 포함하는 장치.
  15. 제14항에 있어서, 상기 리셋 수단이 제1NOR 게이트의 출력을 받는 제1입력, 외부 재전송 신호를 받는 제2입력 및 외부 리셋입력을 받는 제3입력을 가지며 상기 리셋 출력을 생성하는 제2NOR 게이트를 더 포함하는 장치.
  16. 제15항에 있어서, 제2NOR 게이트가 외부발생판독 반충만 플래그와 외부 발생기록 반충만 플래그의 논리적 OR을 나타내는 WRH신호를 받는 제4입력을 더 포함하는 장치.
  17. 제12항에 있어서, 상기 P발생기가, 상태 발생기의 상태 출력 중 하나를 각각 받는 출력 및 입력셋트를 갖는 NAND 게이트; NAND 게이트의 출력을 받는 출력 및 입력을 갖는 제1인버터; 및 상기 상태출력 중 첫번째 것을 나타내는 출력과 제1인버터의 출력을 받는 입력을 갖는 제2인버터를 더 포함하는 장치.
  18. 제12항에 있어서, 상기 Q발생기가, 상기 상태발생기의 상태출력 중 하나를 각각 받는 입력셋트 및 출력을 갖는 제1NAND 게이트; 상기 상태발생기의 상태출력 중 하나를 각각 받는 입력셋트 및 출력을 갖는 제2NAND 게이트; 상기 상태발생기의 상태출력 중 하나를 각각 받는 입력셋트 및 출력을 갖는 제3NAND 게이트; 및 제1NAND 게이트의 출력을 받는 제1입력, 제2NAND 게이트의 출력을 받는 제2입력, 제3NAND 게이트의 출력을 받는 제3출력 및 상태출력의 두번째 것을 나타내는 출력을 갖는 NOR게이트를 더 포함하는 장치.
  19. 제12항에 있어서, 상기 발생기가, 상태 출력 중 하나와 출력을 각각 받는 입력셋트를 갖는 제1NAND 게이트; 상태 출력 중 하나와 출력을 각각 받는 입력셋트를 갖는 제2NAND 게이트; 및 상태출력 중 세번째것을 나타내는 출력과 제1 및 제2NAND 게이트의 출력을 수용하는 제1 및 제2입력을 갖는 논리수단을 더 포함하는 장치.
  20. 제1항에 있어서, 곱하기 발생기가 논리게이트 열을 포함하는 장치.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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