JPH01169800A - ランダムアクセス・メモリ・ユニット及びそれを具備するコンピュータ - Google Patents
ランダムアクセス・メモリ・ユニット及びそれを具備するコンピュータInfo
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- JPH01169800A JPH01169800A JP63291112A JP29111288A JPH01169800A JP H01169800 A JPH01169800 A JP H01169800A JP 63291112 A JP63291112 A JP 63291112A JP 29111288 A JP29111288 A JP 29111288A JP H01169800 A JPH01169800 A JP H01169800A
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Classifications
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/22—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing
- G06F11/2273—Test methods
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- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/31701—Arrangements for setting the Unit Under Test [UUT] in a test mode
-
- G—PHYSICS
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/006—Identification
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- G—PHYSICS
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- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
- G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
- G11C29/46—Test trigger logic
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- For Increasing The Reliability Of Semiconductor Memories (AREA)
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- Techniques For Improving Reliability Of Storages (AREA)
- Dram (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、直接アクセスのあるランダム・アクセス・ユ
ニットに関するもので、該ユニットは1つの並列マルチ
・ビット・アドレス入力と、少なくとも1つのデータ出
力と、1つのリード・ライト(読出し・書込み)入力と
、1つのユニット選択入力をもつものである。
ニットに関するもので、該ユニットは1つの並列マルチ
・ビット・アドレス入力と、少なくとも1つのデータ出
力と、1つのリード・ライト(読出し・書込み)入力と
、1つのユニット選択入力をもつものである。
かかるメモリに於いては、メモリと外部回路との間の接
続数、即ちその場合のピン数を可能な限り最小に制限し
ようとの努力が常になされる。特別のテスト・モードを
可能にする余分の接続は、正常の使用状態、即ち大部分
の時間には最早使用されることのないものだから、これ
を具備することは不得策であろう。
続数、即ちその場合のピン数を可能な限り最小に制限し
ようとの努力が常になされる。特別のテスト・モードを
可能にする余分の接続は、正常の使用状態、即ち大部分
の時間には最早使用されることのないものだから、これ
を具備することは不得策であろう。
ダイナミック・メモリの分野(即ち周期的な「リフレッ
シュ」を必要とする)に於ては、あるピンに過剰電圧を
加えるというやり方でテスト・モードへの移行のきっか
け(トリガ)とすることはよく知られている。この過程
は種々の理由で適切なものではなくなっている、特に、
半導体の物理的特性が適用できる過剰電圧の値や時間を
制限するからである。更に使用状態での過剰電圧の印加
は、その過剰電圧生成及び印加のため余分な部材を必要
とする。
シュ」を必要とする)に於ては、あるピンに過剰電圧を
加えるというやり方でテスト・モードへの移行のきっか
け(トリガ)とすることはよく知られている。この過程
は種々の理由で適切なものではなくなっている、特に、
半導体の物理的特性が適用できる過剰電圧の値や時間を
制限するからである。更に使用状態での過剰電圧の印加
は、その過剰電圧生成及び印加のため余分な部材を必要
とする。
本発明は、メモリの内部修正によってそのための余分の
ピンを用いずに、またいかなる種類の過剰電圧も用いず
、特定のテスト・モードに適応するメモリ・ユニットを
与えるものである。
ピンを用いずに、またいかなる種類の過剰電圧も用いず
、特定のテスト・モードに適応するメモリ・ユニットを
与えるものである。
本発明のメモリ・ユニットは、前以て定められた一連の
論理信号列がある入力に現れるか否かを検出し、その種
の信号列が検出されたときには該ユニットをテスト・モ
ードに置く手段を具備するという特徴を有し、上記の論
理信号列というのは、通常用いられる信号列一式には含
まれていないが、それにも拘らずその電圧はそれらの信
号用に指定さた電圧の範囲内に入っているというもので
ある。
論理信号列がある入力に現れるか否かを検出し、その種
の信号列が検出されたときには該ユニットをテスト・モ
ードに置く手段を具備するという特徴を有し、上記の論
理信号列というのは、通常用いられる信号列一式には含
まれていないが、それにも拘らずその電圧はそれらの信
号用に指定さた電圧の範囲内に入っているというもので
ある。
ある種の偶然の状況、特に電源を接続中というような状
況をテスト・モードに移行する命令と理解してしまうこ
とを避けるために、メモリ・ユニットをテスト・モード
に置く手段は、上述の前以て定められた一連の論理信号
列なるものに正常な信号列−弐の仕様に対し引続く2つ
の違反が含まれているときにのみ機能する、ということ
が有効である。
況をテスト・モードに移行する命令と理解してしまうこ
とを避けるために、メモリ・ユニットをテスト・モード
に置く手段は、上述の前以て定められた一連の論理信号
列なるものに正常な信号列−弐の仕様に対し引続く2つ
の違反が含まれているときにのみ機能する、ということ
が有効である。
単純かつ容易にできる「禁止」信号列というのは、該ユ
ニットが書込みモードに置かれている間に、少なくとも
、1つのアドレス・ビットを変形したものである。特に
、「禁止」状況を生成し、テスト・モードへの移行のき
っかけを作るためには唯1つのアドレス・ビットを変形
するだけで十分である。
ニットが書込みモードに置かれている間に、少なくとも
、1つのアドレス・ビットを変形したものである。特に
、「禁止」状況を生成し、テスト・モードへの移行のき
っかけを作るためには唯1つのアドレス・ビットを変形
するだけで十分である。
本発明は書込み又は読み出し周期中のアドレスの変更を
禁止しているメモリに対して特に好適である。例えば次
の略号によってよく知られているもの: SRAM、
BPROM、 EEPROM、 DRAM等。
禁止しているメモリに対して特に好適である。例えば次
の略号によってよく知られているもの: SRAM、
BPROM、 EEPROM、 DRAM等。
かかる信号列は電圧上昇を強いる義務を生じない、そし
て回路に損傷を与える危険を含まない。
て回路に損傷を与える危険を含まない。
更にそれは復号化が極めて容易である。
ユニット選択及び書込みモード入力が同時に非活性化信
号を受信しない限り、該メモリ・ユニットがテスト・モ
ードを維持する手段を有することは好都合である。
号を受信しない限り、該メモリ・ユニットがテスト・モ
ードを維持する手段を有することは好都合である。
複数の異なるテストを実行できることは有益である。実
行すべきテストの形式ごとに異なるトリガ・モードを用
いる代わりに、唯2つのモードのみを用意するのは賢明
である。その2つのモードというのは、通常の機能モー
ドとテスト・モードであって、−旦テスト・モードが確
立されたら、通常の機能とは異なる機能中の入力一式が
、可能性のある複数のテスト・モードのうちから、確立
すべきなのはどのテスト・モードかを選択するために用
いられるのである。
行すべきテストの形式ごとに異なるトリガ・モードを用
いる代わりに、唯2つのモードのみを用意するのは賢明
である。その2つのモードというのは、通常の機能モー
ドとテスト・モードであって、−旦テスト・モードが確
立されたら、通常の機能とは異なる機能中の入力一式が
、可能性のある複数のテスト・モードのうちから、確立
すべきなのはどのテスト・モードかを選択するために用
いられるのである。
この目的のために、該ユニットの少なくとも1つの入力
端子が、1つのテスト・モード復号化回路に接続され、
そのユニットがテスト・モードのときにはこの回路中で
該入力端子に入ってきたデータが実行すべきテストの性
質を決定するデータとして用いられる。
端子が、1つのテスト・モード復号化回路に接続され、
そのユニットがテスト・モードのときにはこの回路中で
該入力端子に入ってきたデータが実行すべきテストの性
質を決定するデータとして用いられる。
テスト・モードのうちあるものは、メモリをテスト・モ
ードにある間であっても通常のやり方で使用し続けるこ
とが可能なことを含んでいる。このことは本発明の構想
では全面的に可能である、その訳は、通常の使用で出会
う信号列はテスト・モードには、それから離脱する原因
となり該ユニットを非活性化すること以外何の効果もも
たらさないからである。メモリを通常のやり方で使用さ
れることができるので、テストの結果のデータと干渉す
る危険を生じる出力データの現示が生じ得る。これを避
けるために、該ユニットはメモリ・セル中に包含された
データ出力用のバッファ回路を備えているが、更にテス
ト結果のデータ出力用のテスト・モードでは活性化され
ている第2バッファ回路も備え、かつこれらバッファ回
路は共に該ユニットのデータ出力に接続され、この両者
のうち活性でない方の出力は高インピーダンスの条件下
にあるようにする。
ードにある間であっても通常のやり方で使用し続けるこ
とが可能なことを含んでいる。このことは本発明の構想
では全面的に可能である、その訳は、通常の使用で出会
う信号列はテスト・モードには、それから離脱する原因
となり該ユニットを非活性化すること以外何の効果もも
たらさないからである。メモリを通常のやり方で使用さ
れることができるので、テストの結果のデータと干渉す
る危険を生じる出力データの現示が生じ得る。これを避
けるために、該ユニットはメモリ・セル中に包含された
データ出力用のバッファ回路を備えているが、更にテス
ト結果のデータ出力用のテスト・モードでは活性化され
ている第2バッファ回路も備え、かつこれらバッファ回
路は共に該ユニットのデータ出力に接続され、この両者
のうち活性でない方の出力は高インピーダンスの条件下
にあるようにする。
ビットで構成されるメモリでは唯1つのデータ出力ピン
しかない、一方テストの結果は2つ以上の可能性を示す
かも知れない、すなわち複数のビットをもつコードで示
されるかも知れない。この問題を解決するために、本発
明のメモリ・ユニットはテストの結果のデータを直列化
する手段を具備し、該ユニットの書込みモード入力はこ
れらの手段にクロック入力を与えるためこれに接続され
る。
しかない、一方テストの結果は2つ以上の可能性を示す
かも知れない、すなわち複数のビットをもつコードで示
されるかも知れない。この問題を解決するために、本発
明のメモリ・ユニットはテストの結果のデータを直列化
する手段を具備し、該ユニットの書込みモード入力はこ
れらの手段にクロック入力を与えるためこれに接続され
る。
テスト・モードでは、本発明に係るユニットは特に:
★ ユニットの識別に関する情報を利用者に提供する。
この情報はテストの手順がテストされるユニットの起源
に依存するのだらか必要である。ユニットの接続からこ
の情報を自動的に読出す可能性はそれをテスト・システ
ムのキーボードから手動で入力しなければないならこと
を回避する。
に依存するのだらか必要である。ユニットの接続からこ
の情報を自動的に読出す可能性はそれをテスト・システ
ムのキーボードから手動で入力しなければないならこと
を回避する。
★ 置換回路を用いるか用いないかの情報を利用者に提
供する。無欠陥のメモリを造り出すことは見掛は上可能
だから、欠陥要素を置換えるために最初のテストの終り
に設定される置換回路を用意する。この設定は恒久的か
つ最終的なやり方で達成され、透明なもの、すなわち実
行上はユニットの動作の違いを検出できないものである
。それにも拘らず、利用者によっては彼の手にあるユニ
ットがそのような置換をしているかいないかを知りたい
と望むのである。
供する。無欠陥のメモリを造り出すことは見掛は上可能
だから、欠陥要素を置換えるために最初のテストの終り
に設定される置換回路を用意する。この設定は恒久的か
つ最終的なやり方で達成され、透明なもの、すなわち実
行上はユニットの動作の違いを検出できないものである
。それにも拘らず、利用者によっては彼の手にあるユニ
ットがそのような置換をしているかいないかを知りたい
と望むのである。
★ ユニットの1つ又はそれ以上のサブアセンブリへの
規正電圧を造り出す供給電圧生成器が接続されている内
部電源の電圧を変更する。例えば、より確実なメモリ操
作を得るために、メモリ・セル網はユニット内で給され
るものと罹も正しく規正された電圧が供給される。信頬
性テストを実施するために、特に供給電圧を増すことに
より格下げ過程を加速する試みは頻繁になされる。電気
的行動を特徴づけるため、供給電圧の機能のパラメータ
のうちのあるものの変動に注意することもまた望ましい
。このことは、規正された内部電圧が許容できないとい
う事実のためにアプリオリに可能ではない。この理由で
、テスト・モードの1つにおいて、網の内部電源は外部
の一般電源に大なり小なり直接に接続されるようにする
のが有効である。
規正電圧を造り出す供給電圧生成器が接続されている内
部電源の電圧を変更する。例えば、より確実なメモリ操
作を得るために、メモリ・セル網はユニット内で給され
るものと罹も正しく規正された電圧が供給される。信頬
性テストを実施するために、特に供給電圧を増すことに
より格下げ過程を加速する試みは頻繁になされる。電気
的行動を特徴づけるため、供給電圧の機能のパラメータ
のうちのあるものの変動に注意することもまた望ましい
。このことは、規正された内部電圧が許容できないとい
う事実のためにアプリオリに可能ではない。この理由で
、テスト・モードの1つにおいて、網の内部電源は外部
の一般電源に大なり小なり直接に接続されるようにする
のが有効である。
★ 自己チエツクをしながら進行する。本発明による複
数のメモリ・ユニットを備えるコンピュータは、各ユニ
ットに選択的にアドレスしてそれをテスト・モードに置
く手段をもつことが好適である。該ユニットが自己チエ
ツク機能を備えるならば、そのメモリ・ユニットの各々
に逐次自己チエツク命令を与える手段をコンピュータが
持つことが好適であり、それによって前取て時間周期を
決めておいてその周期が過ぎたならば、各メモリ・ユニ
ットの出力に現れているデータを、自己チエツク命令を
与えたときと同じ順序でまた同じm読方法で逐次読取る
ことができる。このことは全メモリをチエツクする合計
時間が1つ1つのメモリをチエツクする時間よりごく僅
かに大きいだけですむという利点を確保する、すなわち
コンピュータが自身でこのチエツクの各段階を管理し順
番に各メモリをテストして行くよりも温かに短い時間で
すむのである。
数のメモリ・ユニットを備えるコンピュータは、各ユニ
ットに選択的にアドレスしてそれをテスト・モードに置
く手段をもつことが好適である。該ユニットが自己チエ
ツク機能を備えるならば、そのメモリ・ユニットの各々
に逐次自己チエツク命令を与える手段をコンピュータが
持つことが好適であり、それによって前取て時間周期を
決めておいてその周期が過ぎたならば、各メモリ・ユニ
ットの出力に現れているデータを、自己チエツク命令を
与えたときと同じ順序でまた同じm読方法で逐次読取る
ことができる。このことは全メモリをチエツクする合計
時間が1つ1つのメモリをチエツクする時間よりごく僅
かに大きいだけですむという利点を確保する、すなわち
コンピュータが自身でこのチエツクの各段階を管理し順
番に各メモリをテストして行くよりも温かに短い時間で
すむのである。
多くの状況下でテスト・モードへのアクセスが用いられ
るニ ーメーカの工場内での機能テスト、 −利用者の設置場所での受入れテスト、−利用者が有す
る他の装置との結合後の利用者によるテスト、 等である。
るニ ーメーカの工場内での機能テスト、 −利用者の設置場所での受入れテスト、−利用者が有す
る他の装置との結合後の利用者によるテスト、 等である。
可能性のあるテスト・モードの大部分において、通常の
メモリとしてのユニットへのアクセスは常に可能である
、但しテスト・モードからの離脱を起す信号列は例外で
ある。
メモリとしてのユニットへのアクセスは常に可能である
、但しテスト・モードからの離脱を起す信号列は例外で
ある。
本発明のメモリ・ユニットはモノリシックICの形で構
成することが好適である。
成することが好適である。
以下に述べる説明は限定のない実例を示す添付図面を引
用して、本発明の構成をよく理解するのに役立つであろ
う。
用して、本発明の構成をよく理解するのに役立つであろ
う。
以下に述べる説明用の実例のメモリ・ユニットはスタテ
ィック・メモリ・ユニット、即ちそのメモリ・セルは各
ビットごとにフリップフロップで構成され、周期的にリ
フレッシュしなくても永久に1つの状態を保持できるも
のである。またそれは直接アクセス、即ちメモリの各ビ
ットはそのアドレスによって直ちにアクセスできるもの
である。
ィック・メモリ・ユニット、即ちそのメモリ・セルは各
ビットごとにフリップフロップで構成され、周期的にリ
フレッシュしなくても永久に1つの状態を保持できるも
のである。またそれは直接アクセス、即ちメモリの各ビ
ットはそのアドレスによって直ちにアクセスできるもの
である。
この場合では、それはビットにより組織され、256K
XIの容量をもつ。それ故それは256にのアドレス識
別のできる入力、即ち18ピンをもっている、このピン
に“AO”から“八17”までの番号を付ける。
XIの容量をもつ。それ故それは256にのアドレス識
別のできる入力、即ち18ピンをもっている、このピン
に“AO”から“八17”までの番号を付ける。
更にそれは2つの電源ピン(“′アースパ及び“VDD
”)と、蓄積するデータ用の入力ピン“旧N″と、デー
タ用の出力ピン“DOIJT”と、ユニット選択人力ピ
ン“CE″と書込みモード入力ピン“旺”とをもってい
る、合計で24ピンになる。これから述べる手段は他の
ユニットにも、たとえ容量や組織は異っていても、その
まま応用できることは全く明らかである。第1図に於て
、実線で囲まれたユニットの構成要素は本発明を特定す
るものであり、破線で囲またものはユニットの一部分を
なす既知の構成要素である。構成要素1は入力CB、
WEとアドレス・ピンΔOに接続される。これはテスト
・モードへのトリガとなる手段である。それは、通常は
禁止されている前取て定められた一連の論理信号例であ
るかどうか、即ち通常用いられる信号列一式の中に含ま
れていないが、それにも拘らずその電圧はそのような信
号が入力−E、 CE、 AO上で給されるべく特定さ
れた電圧の範囲内に含まれていることを検出する。もし
そんな信号列が検出されたら、構成要素1は構成要素2
ヘテスト・モードに置く信号を供給する。
”)と、蓄積するデータ用の入力ピン“旧N″と、デー
タ用の出力ピン“DOIJT”と、ユニット選択人力ピ
ン“CE″と書込みモード入力ピン“旺”とをもってい
る、合計で24ピンになる。これから述べる手段は他の
ユニットにも、たとえ容量や組織は異っていても、その
まま応用できることは全く明らかである。第1図に於て
、実線で囲まれたユニットの構成要素は本発明を特定す
るものであり、破線で囲またものはユニットの一部分を
なす既知の構成要素である。構成要素1は入力CB、
WEとアドレス・ピンΔOに接続される。これはテスト
・モードへのトリガとなる手段である。それは、通常は
禁止されている前取て定められた一連の論理信号例であ
るかどうか、即ち通常用いられる信号列一式の中に含ま
れていないが、それにも拘らずその電圧はそのような信
号が入力−E、 CE、 AO上で給されるべく特定さ
れた電圧の範囲内に含まれていることを検出する。もし
そんな信号列が検出されたら、構成要素1は構成要素2
ヘテスト・モードに置く信号を供給する。
入力−E、 CBに関しては、技術的な理由で、0値の
とき有効な命令がしばしば用いられる、そこで■という
記号を導入してこれはCBの逆を表すものとする、つま
りCB=0はCB=1と同等とするのである。ピンCB
は沢山のユニットの中から1つのユニットを選び出すの
に用いる、CE=Oのときは該ユニットは使用中ではな
い、そのデータ出力DOUTは高インピーダンス状態に
あり、(全ユニットの出力は相互に接続されていて)c
E=iであるユニットの1つの出力を妨げないようにな
る、即ちそれが選択されたことになる。
とき有効な命令がしばしば用いられる、そこで■という
記号を導入してこれはCBの逆を表すものとする、つま
りCB=0はCB=1と同等とするのである。ピンCB
は沢山のユニットの中から1つのユニットを選び出すの
に用いる、CE=Oのときは該ユニットは使用中ではな
い、そのデータ出力DOUTは高インピーダンス状態に
あり、(全ユニットの出力は相互に接続されていて)c
E=iであるユニットの1つの出力を妨げないようにな
る、即ちそれが選択されたことになる。
禁止された信号列の意図で、第2図に示す信号列を選択
する。まず初めに、接続CEを0にする、従ってそのユ
ニットが選択さる。その瞬間にアドレスA1〜A8が設
立される。引続いて肩もまた0になる。このことは書込
みモードが設定されたことを意味する、■が0になった
ことはメモリではデータ入力(図示されていない)にあ
るデータ項目をアドレス人力AO−A17に示されてい
るアドレスに対応するメモリ・セルへ記録するきっかけ
となる。データ項目をあるアドレスに送れという命令が
与えられたとき、このアドレスは最早変更されてはなら
ないことは自明である。それ故そんな変更は通常は禁止
されている信号列を形成する。実際上は、禁止信号列を
作るのには、18個のアドレス・ビットのうちたった1
つの変更で十分である。
する。まず初めに、接続CEを0にする、従ってそのユ
ニットが選択さる。その瞬間にアドレスA1〜A8が設
立される。引続いて肩もまた0になる。このことは書込
みモードが設定されたことを意味する、■が0になった
ことはメモリではデータ入力(図示されていない)にあ
るデータ項目をアドレス人力AO−A17に示されてい
るアドレスに対応するメモリ・セルへ記録するきっかけ
となる。データ項目をあるアドレスに送れという命令が
与えられたとき、このアドレスは最早変更されてはなら
ないことは自明である。それ故そんな変更は通常は禁止
されている信号列を形成する。実際上は、禁止信号列を
作るのには、18個のアドレス・ビットのうちたった1
つの変更で十分である。
この場合、入力へ〇がテスト・モードへのトリガとして
選ばれている。AOが時点8で変換されると、テスト・
モードが開始される。それにも拘らず安全性を増すため
に冗長度をもたせて、正規の信号列では禁止さているこ
とが引続き2つ生じたときだけテスト・モードが活性化
されることが望ましい。従って、罷は再び時間経過9の
間に1に上げられ、それからAOが時点10でもう一度
変化する前にOに減じられると、テスト・モードのトリ
ガととする。
選ばれている。AOが時点8で変換されると、テスト・
モードが開始される。それにも拘らず安全性を増すため
に冗長度をもたせて、正規の信号列では禁止さているこ
とが引続き2つ生じたときだけテスト・モードが活性化
されることが望ましい。従って、罷は再び時間経過9の
間に1に上げられ、それからAOが時点10でもう一度
変化する前にOに減じられると、テスト・モードのトリ
ガととする。
八〇の2回の変更の中間で匪を再び上げる代りに匪を再
び上げるということも可能であったことに注意されたい
。これは時間経過9の終りの時点で書込みモードにする
ことも生起する。ピンAO,WE。
び上げるということも可能であったことに注意されたい
。これは時間経過9の終りの時点で書込みモードにする
ことも生起する。ピンAO,WE。
CEの選択は任意である、そしである種の場合には、他
のものを選ぶことも、それが期待されていない信号列を
許すという仮定の下に、可能である。例えば、あるメモ
リは出力を命じる(「出力可能化」)補助委任ピンをも
っており、古込み周期中にこのピンが活性化することが
、テスト・モードへの移行へのトリガとして用いられる
。
のものを選ぶことも、それが期待されていない信号列を
許すという仮定の下に、可能である。例えば、あるメモ
リは出力を命じる(「出力可能化」)補助委任ピンをも
っており、古込み周期中にこのピンが活性化することが
、テスト・モードへの移行へのトリガとして用いられる
。
基礎的な論理回路で構成要素1を作ることは、当業者に
とっては初歩的なものであって、例えばフリップフロッ
プR/Sを用いてWE及びCEのOへの移行を記録し、
その結果としてフリップフロップDがAOの変化を検出
し、このフリップフロップはその出力が第2の同形群の
活性化を委任され、それが第2の信号列畦、へ〇を検出
し、テスト・モートの活性化のための信号を蓄積して接
続27へ供給されるのである。
とっては初歩的なものであって、例えばフリップフロッ
プR/Sを用いてWE及びCEのOへの移行を記録し、
その結果としてフリップフロップDがAOの変化を検出
し、このフリップフロップはその出力が第2の同形群の
活性化を委任され、それが第2の信号列畦、へ〇を検出
し、テスト・モートの活性化のための信号を蓄積して接
続27へ供給されるのである。
構成要素lはまた第3図で13と記す信号列を検出する
手段をもつ。12と記した時間中に人力−E又はCEは
非活性化を指示する信号部分(旺=1又はGE=1、た
だし両方共ではない)をもっことがあり、該ユニットは
テスト・モードに保持される。
手段をもつ。12と記した時間中に人力−E又はCEは
非活性化を指示する信号部分(旺=1又はGE=1、た
だし両方共ではない)をもっことがあり、該ユニットは
テスト・モードに保持される。
13で示すようにユニット選択入力CEと書込みモード
人力WEが同時に非活性化信号を受けるときは、信号列
確認の遅延後テスト状態は放棄され、接続27上の信号
は変化する。ここで再び、そんな信号列を検出する手段
は当業者によって基礎的論理要素にもとづいてたやすく
作られる、例えばWIE X CE−1を検出するAN
Dゲートと時間遅延回路の組合せを用いればよい。
人力WEが同時に非活性化信号を受けるときは、信号列
確認の遅延後テスト状態は放棄され、接続27上の信号
は変化する。ここで再び、そんな信号列を検出する手段
は当業者によって基礎的論理要素にもとづいてたやすく
作られる、例えばWIE X CE−1を検出するAN
Dゲートと時間遅延回路の組合せを用いればよい。
構成要素2はテスト・モート復号化回路であって、接続
27からテスト・モードに置く信号を受信し、更に該ユ
ニットの1組のアドレス入力ピン、この場合はへ1〜八
8に接続し、該入力ピンに与えられたデータは実施すべ
きテストの性質を規定するデータとして用いられる。構
成要素2は多重化復元型で、アドレス語へ1〜A8にも
とづいて、各々実施すべきテストに従って特定の回路に
接続されているn個の接続から、1つの接続上の信号を
生成する。8個のアドレス・ビット^1〜A8で256
i11’Jの異なるテスト・モードを定めることが可能
である。実際上は、ここに示す実例ではその内の4個を
用いている。構成要素2は6つの入力をもつOR回路を
もち、それによってへ3〜八8のビットはすべて0と確
認され、ビットAIとA2の組合せにょる2−4多重化
復元器が4つの接続TESP、 TESN、 TESR
,TESVのうちのどれか1つだけに信号を生成する。
27からテスト・モードに置く信号を受信し、更に該ユ
ニットの1組のアドレス入力ピン、この場合はへ1〜八
8に接続し、該入力ピンに与えられたデータは実施すべ
きテストの性質を規定するデータとして用いられる。構
成要素2は多重化復元型で、アドレス語へ1〜A8にも
とづいて、各々実施すべきテストに従って特定の回路に
接続されているn個の接続から、1つの接続上の信号を
生成する。8個のアドレス・ビット^1〜A8で256
i11’Jの異なるテスト・モードを定めることが可能
である。実際上は、ここに示す実例ではその内の4個を
用いている。構成要素2は6つの入力をもつOR回路を
もち、それによってへ3〜八8のビットはすべて0と確
認され、ビットAIとA2の組合せにょる2−4多重化
復元器が4つの接続TESP、 TESN、 TESR
,TESVのうちのどれか1つだけに信号を生成する。
最初に述べたように、メモリ・セル網の内部電源で動作
できることは有益である。これは構成要素4によって得
られ接続TESP及びTESNはそにつなげられている
。
できることは有益である。これは構成要素4によって得
られ接続TESP及びTESNはそにつなげられている
。
この構成要素の詳細は第6図に示されている。
これは−最外部電圧VDDから規正電圧MDIを生成す
る回路23を有する。この回路は使用されないこともあ
る、すなわちその場合は論理接続26上に特別の信号を
受信したときは最早電圧νDIを矯正しないか又はその
電圧を変更することさえも有り得るのである。2つのト
ランジスタ24及び25の相互に並列な主要ドレイン・
ソース部分は電源接続VDDを電源接続VDIに接続し
ている。この2つのトランジスタは極めて大形で、例え
ばメモリ・セルのトランジスタの1000倍も広いもの
である。
る回路23を有する。この回路は使用されないこともあ
る、すなわちその場合は論理接続26上に特別の信号を
受信したときは最早電圧νDIを矯正しないか又はその
電圧を変更することさえも有り得るのである。2つのト
ランジスタ24及び25の相互に並列な主要ドレイン・
ソース部分は電源接続VDDを電源接続VDIに接続し
ている。この2つのトランジスタは極めて大形で、例え
ばメモリ・セルのトランジスタの1000倍も広いもの
である。
メモリのアシセンブリは相補形(コンプリメンタリ)“
AO5”技術によって行い、トランジスタ24はこの場
合P形で、トランジスタ25はN形である。
AO5”技術によって行い、トランジスタ24はこの場
合P形で、トランジスタ25はN形である。
電圧VDDはもち論理である。信号TESPが活動的な
とき、命令論理回路22は2つのトランジスタ24と2
5のゲートに低電圧を生成する。PNP トランジス
タ24は従って導通的でNPNトランジスタは阻止され
る。そのとき電圧VDIはしきい値なしで電圧VDDと
つながれる。活動的なのが信号TESNのときは命令回
路22は2つのゲート24.25に高電圧を生成する、
即ちPNP )ランジスタ24は阻止されNPN
トランジスタ25は導通的であるが、VDDとVDI
との間に電圧の差(しきい値電圧)をもたらす。
とき、命令論理回路22は2つのトランジスタ24と2
5のゲートに低電圧を生成する。PNP トランジス
タ24は従って導通的でNPNトランジスタは阻止され
る。そのとき電圧VDIはしきい値なしで電圧VDDと
つながれる。活動的なのが信号TESNのときは命令回
路22は2つのゲート24.25に高電圧を生成する、
即ちPNP )ランジスタ24は阻止されNPN
トランジスタ25は導通的であるが、VDDとVDI
との間に電圧の差(しきい値電圧)をもたらす。
最後に、信号TESPもTESNもどちらも活動的でな
い場合は、回路22はトランジスタ24のゲートに高電
圧を、トランジスタ25のゲートに低電圧を生成し、両
者は共に阻止される。この回路22は数個の論理ボート
を用いてたやすく構成できる。
い場合は、回路22はトランジスタ24のゲートに高電
圧を、トランジスタ25のゲートに低電圧を生成し、両
者は共に阻止される。この回路22は数個の論理ボート
を用いてたやすく構成できる。
当初は冗長度をもたせる意図で用意した置換回路の1つ
を用いることが望ましいときは、その活性化が、例えば
VDDとアースとの間のブリッジの腸に置かれた抵抗の
バーニングにより、達成される。ベース抵抗の切断のた
めに、ブリッジの中央の電圧はVDDに等しくなり、そ
れが例えばNPNトランジスタのゲートに与えられると
後者は導通的になる。このことは導体を切断することに
よりいかにして回路を閉じることが可能かを説明する。
を用いることが望ましいときは、その活性化が、例えば
VDDとアースとの間のブリッジの腸に置かれた抵抗の
バーニングにより、達成される。ベース抵抗の切断のた
めに、ブリッジの中央の電圧はVDDに等しくなり、そ
れが例えばNPNトランジスタのゲートに与えられると
後者は導通的になる。このことは導体を切断することに
よりいかにして回路を閉じることが可能かを説明する。
本発明の回路は特別の回路を含み、その実施例が第7図
に示される。これは抵抗28.29のブリッジをもち、
その比は中点の電圧がNPN )ランジスタ30のし
きい値電圧より小となるようにし、該トランジスタのゲ
ートは上述の中点に接続される。トランジスタ31は抵
抗の役割を果たす、それは極めて小形である。用意され
た置換回路の1つを使用する操作の仮定で、抵抗29は
更にバーンされ、これはトランジスタ30を導通的にし
、テスト出力を0にする。
に示される。これは抵抗28.29のブリッジをもち、
その比は中点の電圧がNPN )ランジスタ30のし
きい値電圧より小となるようにし、該トランジスタのゲ
ートは上述の中点に接続される。トランジスタ31は抵
抗の役割を果たす、それは極めて小形である。用意され
た置換回路の1つを使用する操作の仮定で、抵抗29は
更にバーンされ、これはトランジスタ30を導通的にし
、テスト出力を0にする。
メモリに情報、例えばユニットの製造者識別コードとか
販売者名とか製造年月日等々、を入れておきたいとき、
この情報は2ビツトより大きい語でできている。データ
出力ピンは唯1つしかないから、この情報は一連のもの
としておかねばならない。そのためには、ユニットはテ
スト結果のデータを一連化整列する手段を具備する。そ
うするために、クロックが使える必要がある。その目的
のために、書込みモード人力WEをクロックとして用い
るように該手段に接続さている、そしてそのクロックは
ピンWE上に外部から与えられる。その結果は第5図に
示される。入力訃がクロックとして用いられDOUT線
にその信号、この場合には例えば1101010001
11のように現れる。
販売者名とか製造年月日等々、を入れておきたいとき、
この情報は2ビツトより大きい語でできている。データ
出力ピンは唯1つしかないから、この情報は一連のもの
としておかねばならない。そのためには、ユニットはテ
スト結果のデータを一連化整列する手段を具備する。そ
うするために、クロックが使える必要がある。その目的
のために、書込みモード人力WEをクロックとして用い
るように該手段に接続さている、そしてそのクロックは
ピンWE上に外部から与えられる。その結果は第5図に
示される。入力訃がクロックとして用いられDOUT線
にその信号、この場合には例えば1101010001
11のように現れる。
上述の特定テスト回路は第1図の構成要素3の中に含ま
れている、クロックlはごこ−、導かれ、接続TESI
?及びTESVばそれぞれ冗長度テスI・及びメモリ販
売者に関するデータ供給の1−リガとなる。
れている、クロックlはごこ−、導かれ、接続TESI
?及びTESVばそれぞれ冗長度テスI・及びメモリ販
売者に関するデータ供給の1−リガとなる。
F、J成要素3の中でデータが整ったとき、信号が接続
OEに送られて、それからデータは接続DATAに現れ
る。これらのデータとメモリの通常の使用の結果のデー
タとが相互に干渉しないようにするため、これはテスト
時間中に起り得るものであり、特に初めにも述べたよう
にメモリ・セルの行動を正確づけるために、出力バッフ
ァ回路がテスト結果のデータを特定するように設けられ
ている。この回路を第4図に示す。フリップフロップR
/S 15がTOUT上のデータ項目入力を保持する。
OEに送られて、それからデータは接続DATAに現れ
る。これらのデータとメモリの通常の使用の結果のデー
タとが相互に干渉しないようにするため、これはテスト
時間中に起り得るものであり、特に初めにも述べたよう
にメモリ・セルの行動を正確づけるために、出力バッフ
ァ回路がテスト結果のデータを特定するように設けられ
ている。この回路を第4図に示す。フリップフロップR
/S 15がTOUT上のデータ項目入力を保持する。
その出力QはPNPトランジスタ18のゲートに接続し
ており、その電流路はVDDとユニットのデータ出力と
の間に分枝する、その金属導体化した部分は19の四角
で表しである。フリップフロップ15のもう1つの出力
頁はもう1つのPNP )ランジスタ20に接続して
おり、その電流路は出力19とアース間に接続している
。テスト・データ出力を決定する信号OEは、2つのト
ランジスタ16.17のゲートに導かれる、この2つト
ランジスタはVDDとフリップフロップR/Sの出力Q
又は頁との間にそれぞれ接続している。出力Q及び頁は
かなり高い内部インピーダンスをもっており、従ってト
ランジスタ16及び17はそれらが導通的なときには、
VDDに近い電圧をQ及び頁に与えることができる。そ
の結果として、若し面一0ならばトランジスタ16.1
7は導通的であり、2つのトランジスタ18及び20は
阻止的であって、該アッセンブリの出力はそのとき高イ
ンピーダンスにある。0E−VDDならば、これはテス
ト・モードに対応し、出力Q及び頁はフリーであり、T
OUTの値によって2つのトランジスタ18又は19の
どちらか一方だけが導通的になる。第4図上の21は上
述のアッセンブリ15−20と同等のものであり得るも
う1つのブロックを表し、ユニットが通常の用途で使わ
れているときにメモリ・セル内にあるデータの出力に用
いられるのである。メモリ・セルの出力データは端子T
OIJTに導かれ、信号叶即ち面の逆により該ブロック
は命令される。かくしてブロック115−20 1とブ
ロック21はどちらか一方だけが同時に活性的になる。
ており、その電流路はVDDとユニットのデータ出力と
の間に分枝する、その金属導体化した部分は19の四角
で表しである。フリップフロップ15のもう1つの出力
頁はもう1つのPNP )ランジスタ20に接続して
おり、その電流路は出力19とアース間に接続している
。テスト・データ出力を決定する信号OEは、2つのト
ランジスタ16.17のゲートに導かれる、この2つト
ランジスタはVDDとフリップフロップR/Sの出力Q
又は頁との間にそれぞれ接続している。出力Q及び頁は
かなり高い内部インピーダンスをもっており、従ってト
ランジスタ16及び17はそれらが導通的なときには、
VDDに近い電圧をQ及び頁に与えることができる。そ
の結果として、若し面一0ならばトランジスタ16.1
7は導通的であり、2つのトランジスタ18及び20は
阻止的であって、該アッセンブリの出力はそのとき高イ
ンピーダンスにある。0E−VDDならば、これはテス
ト・モードに対応し、出力Q及び頁はフリーであり、T
OUTの値によって2つのトランジスタ18又は19の
どちらか一方だけが導通的になる。第4図上の21は上
述のアッセンブリ15−20と同等のものであり得るも
う1つのブロックを表し、ユニットが通常の用途で使わ
れているときにメモリ・セル内にあるデータの出力に用
いられるのである。メモリ・セルの出力データは端子T
OIJTに導かれ、信号叶即ち面の逆により該ブロック
は命令される。かくしてブロック115−20 1とブ
ロック21はどちらか一方だけが同時に活性的になる。
更に、ユニット入力でCIE=Oならば2つの信号OE
と匝とは共にOである。実際上はブロック21は、アッ
センブリ15−20と関係して、本発明の一部分を形成
しない他の措成要素をもち、それは特にメモリ・データ
の出力速度を増すのに使われる。これに反してテスト・
データの出力は特にそんな必要がない。
と匝とは共にOである。実際上はブロック21は、アッ
センブリ15−20と関係して、本発明の一部分を形成
しない他の措成要素をもち、それは特にメモリ・データ
の出力速度を増すのに使われる。これに反してテスト・
データの出力は特にそんな必要がない。
上記の説明では4つの異なるテスト・モードが示された
、その選択は入力時にビット八1〜A4によってなされ
る。このビット数を大きくすればテスト形式の数がアド
レス接続によって多く選択できるようになる。関心のあ
るテストは、特に、メモリ・セルのセルフ・チェックで
ある。このテストが開始されると、テスト回路の一部を
形成する計数器が1から256.000までを計数し、
その計数結果はチエツクすべきメモリ・セルを示すアド
レスとして用いられる。セルのチエツクに必要な信号を
与える回路は、新しいセルのアドレスごとに毎回始動し
、チエツク項目の1つが「ノー」であったなら、「セマ
フォー(腕木信号)」フリップフロップが始動して、欠
陥があったという事実をメモリ中に蓄積する。セルフ・
チェックの間中、過程を進行させるためのクロックが、
例えば入力端子WEに与えられるのは、出力データの一
連化のときと同様である。もう1つの端子、例えばテス
ト中には使われることのないアドレス端子All −A
t7のうちの1つがこの目的のために選ばれることもあ
る。このセルフ・チェック回路は半導体結晶上に必要と
される領域という観点からさほど重大な増加ではない。
、その選択は入力時にビット八1〜A4によってなされ
る。このビット数を大きくすればテスト形式の数がアド
レス接続によって多く選択できるようになる。関心のあ
るテストは、特に、メモリ・セルのセルフ・チェックで
ある。このテストが開始されると、テスト回路の一部を
形成する計数器が1から256.000までを計数し、
その計数結果はチエツクすべきメモリ・セルを示すアド
レスとして用いられる。セルのチエツクに必要な信号を
与える回路は、新しいセルのアドレスごとに毎回始動し
、チエツク項目の1つが「ノー」であったなら、「セマ
フォー(腕木信号)」フリップフロップが始動して、欠
陥があったという事実をメモリ中に蓄積する。セルフ・
チェックの間中、過程を進行させるためのクロックが、
例えば入力端子WEに与えられるのは、出力データの一
連化のときと同様である。もう1つの端子、例えばテス
ト中には使われることのないアドレス端子All −A
t7のうちの1つがこの目的のために選ばれることもあ
る。このセルフ・チェック回路は半導体結晶上に必要と
される領域という観点からさほど重大な増加ではない。
もち論ユニットがモノリシックICの形で構築されてい
るという前提での話である。
るという前提での話である。
本発明のメモリ・ユニットがコンピュータに用いらる時
には、そのコンピュータは各ユニットに選択的にアドレ
スしてそれをテスト・モードに置く手段を具備すること
になろう。ユニットがセルフ・チェック・システムを持
っているときは、コンピュータは上述のメモリ・ユニッ
トの各々ごとに順次セルフ・チェック命令を与え、それ
から予め定めておく時間周期を決定する手段を具備する
ことが好適である。この時間周期は1つのメモリのセル
フ・チェックに対応するものである。これらは全部同一
だからテスト結果は最初の始動の順序で出てくるので、
コンピュータは上述の周期の終りに順次各メモリ・ユニ
ットの出力に現れるデータを、セルフ・チェック命令を
与えたのと同じ順序かつ同じ周期列で読出すことができ
る。
には、そのコンピュータは各ユニットに選択的にアドレ
スしてそれをテスト・モードに置く手段を具備すること
になろう。ユニットがセルフ・チェック・システムを持
っているときは、コンピュータは上述のメモリ・ユニッ
トの各々ごとに順次セルフ・チェック命令を与え、それ
から予め定めておく時間周期を決定する手段を具備する
ことが好適である。この時間周期は1つのメモリのセル
フ・チェックに対応するものである。これらは全部同一
だからテスト結果は最初の始動の順序で出てくるので、
コンピュータは上述の周期の終りに順次各メモリ・ユニ
ットの出力に現れるデータを、セルフ・チェック命令を
与えたのと同じ順序かつ同じ周期列で読出すことができ
る。
第1図は本発明の手段のアッセンブリを示す概略図であ
る。 第2図はテスト・モードに置くトリガとなる信号列の時
間ダイアグラムである。 第3図はテスト・モードからの離脱を生起する信号列の
時間ダイアグラムである。 第4図は第1図で5及び7と記した構成要素の実施例を
示す。 第5図は情報の一連化整列を示す時間ダイアグラムであ
る。 第6図は第1図で4と記した構成要素の実施例である。 第7図は置換回路の使用に関し指示を与える手段の実施
例である。 1・・・テスト・モード始動手段 2・・・テスト・モード復号化回路 8・・・テスト・モード始動時点 15・・・フリップフロップR/S 16、17.18.20・・・PNP トランジスタ
22・・・命令論理回路 24・・・P形トランジスタ 25・・・N形トランジスタ 30・・・NPN トランジスタ −n 「−一−] Uメく
る。 第2図はテスト・モードに置くトリガとなる信号列の時
間ダイアグラムである。 第3図はテスト・モードからの離脱を生起する信号列の
時間ダイアグラムである。 第4図は第1図で5及び7と記した構成要素の実施例を
示す。 第5図は情報の一連化整列を示す時間ダイアグラムであ
る。 第6図は第1図で4と記した構成要素の実施例である。 第7図は置換回路の使用に関し指示を与える手段の実施
例である。 1・・・テスト・モード始動手段 2・・・テスト・モード復号化回路 8・・・テスト・モード始動時点 15・・・フリップフロップR/S 16、17.18.20・・・PNP トランジスタ
22・・・命令論理回路 24・・・P形トランジスタ 25・・・N形トランジスタ 30・・・NPN トランジスタ −n 「−一−] Uメく
Claims (1)
- 【特許請求の範囲】 1、1つの並列マルチ・ビット・アドレス入力と、少な
くとも1つのデータ出力と、1つの書込みモード入力と
、1つのユニット選択入力とをもつ、直接アクセスのあ
るランダム・アクセス・メモリ・ユニットであって、通
常用いられる信号列一式には含まれないが、それにも拘
らずその電圧はそれらの信号用に指定された電圧の範囲
内に入る、前以て定められた一連の論理信号列がある入
力に現れるか否かを検出し、その種の信号列が検出され
たときには該ユニットをテスト・モードに置く手段を具
備することを特徴とするスタティック・メモリ・ユニッ
ト。 2、該メモリ・ユニットをテスト・モードに置く手段は
、上述の前以て定められた一連の論理信号列に、正常な
信号列一式の仕様に対し引続く2つの違反が含まれてい
るときにのみ機能することを特徴とする請求項1に記載
のスタティック・メモリ・ユニット。 3、該メモリ・ユニットをテスト・モードに置く手段は
、該ユニットが書込みモードに置かれている間に、少な
くとも1つのアドレス・データ・ビットを変更し、これ
が上述の禁止信号列をなすときに機能することを特徴と
する請求項1に記載のスタティック・メモリ・ユニット
。 4、該メモリ・ユニットをテスト・モードに置く手段は
、唯1つのアドレス・ビットを変更するだけの結果とし
て機能することを特徴とする請求項3に記載のスタティ
ック・メモリ・ユニット。 5、ユニット選択及び書込みモード入力が同時に非活性
化信号を受信しない限り、該メモリ・ユニットがテスト
・モードを維持する手段を有することを特徴とする請求
項1ないし4のいずれか1つに記載のスタティック・メ
モリ・ユニット。 6、該ユニット・メモリのすくなくと1つのアドレス入
力端子がテスト・モード復号回路に接続され、該ユニッ
トがテスト・モードに置かれているとき、該回路内で上
述の入力端子に与えられたデータが実施すべきテストの
性質を規定するデータとして用いられることを特徴とす
る請求項1ないし5のうちいずれか1つに記載のスタテ
ィック・メモリ・ユニット。 7、メモリ・セル内に入っているデータの出力のための
バッファ回路を具備しているメモリ・ユニットであって
、更にテスト結果の出力用の第2バッファ回路を具備し
、該第2バッファ回路はテスト・モード中活性的であり
、両バッファ回路ともユニットのデータ出力に接続され
ており、この両者のうち活性的でない方のバッファ回路
の出力は高インピーダンス状態にあることを特徴とする
請求項1ないし6のうちいずれか1つに記載のスタティ
ック・メモリ・ユニット。 8、単一データ出力ピンを有するメモリ・ユニットであ
って、テスト結果のデータを一連化整列する手段を具備
し、該ユニットの書込みモード入力が、クロック入力と
して使えるようにこれら手段に接続されてなることを特
徴とする請求項1ないし7のうちいずれか1つに記載の
スタティック・メモリ・ユニット。 9、テスト・モード中に、ユニットの識別に関する情報
を利用者に供給する手段を具備することを特徴とする請
求項1ないし8のうちいずれか1つに記載のスタティッ
ク・メモリ・ユニット。 10、1つ又はそれ以上の正規回路が機能しない状態が
生じたとき、該正規回路に代って恒久的に使用されるこ
とを意図した置換回路を具備するメモリ・ユニットであ
って、テスト・モード中に、置換回路が使用されている
か使用されていないかに関する情報を、利用者に供給す
る手段を具備することを特徴とする請求項1ないし9の
うちいずれか1つに記載のスタティック・メモリ・ユニ
ット。 11、ユニットの1つまたはそれ以上のサブアセンブリ
に供給する意図で、内部電源接続上に規正電圧を造り出
すために、ユニットの電源入力から操作される内部電圧
生成器を具備するメモリ・ユニットであって、テスト・
モード中に、上述の内部電源接続へ与えられる電圧を変
更する手段を具備することを特徴とする請求項1ないし
10のうちいずれか1つに記載のスタティック・メモリ
・ユニット。 12、前記の手段が上述の内部電源接続とユニットの電
源入力との間を連結するリンクを確立するものであるこ
とを特徴とする請求項11に記載のスタティック・メモ
リ・ユニット。 13、テスト・モード中に、セルフ・チェックを実行す
る手段を具備することを特徴とする請求項1ないし12
のうちいずれか1つに記載のスタティック・メモリ・ユ
ニット。 14、請求項1ないし13のうちいずれか1つに記載の
メモリ・ユニットを複数個具備するコンピュータであっ
て、該ユニットの各々に対して選択的にアドレスしてそ
れをテスト・モードに置く手段を具備することを特徴と
するコンピュータ。 15、請求項13に記載のメモリ・ユニットを複数個具
備するコンピュータであって、上述のメモリ・ユニット
の各々ごとに順次セルフ・チェック命令を与え、それか
ら予め定めておく時間周期を決定し、以て該時間周期経
過後に、順次各メモリ・ユニットの出力に現れるデータ
を、セルフ・チェック命令を与えたのと同じ順序から同
じ周期列で読出す手段を具備することを特徴とするコン
ピュータ。 16、集積回路の形で構成されていることを特徴とする
請求項1ないし13のうちいずれか1つに記載のスタテ
ィック・メモリ・ユニット。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
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